Pin二极管及用于制造pin二极管和形成半导体鳍结构的方法

专利名称：Pin二极管及用于制造pin二极管和形成半导体鳍结构的方法
技术领域：
本发明总体上涉及半导体器件领域，更具体地涉及基于鳍(fin)的 结型二极管。
背景技术：
例如PIN二极管的结型二极管广泛地在诸如射频(RF)切换装置、 通信产品、静电放电(ESD)保护装置、成像传感器等的广泛种类的产 品中使用。PIN 二极管的应用还可以扩展到用于新兴光互连技术的光电检测器 或光接收器。例如，当光照射在PIN光电二极管上时，可以基于光的强 度在PIN光电二^f及管中产生电流。当没有光存在时，PIN光电二极管可 以保持反向偏置，并且在PIN光电二才及管中可以几乎没有电流产生。因 此，PIN光电二极管能够检测光信号。PIN 二极管通常是包括有夹在p型和n型半导体层之间的本征半导 体层的三层半导体器件。传统PIN二极管通过例如形成p层、在p层的 顶部形成本征(i)层并在i层的顶部形成n层而横向形成在衬底上。然而，横向形成的PIN二极管具有若干缺点。近年来，在半导体器 件制造中保持成本和性能竟争性的需要已经致使集成电路中的器件密 度增加。为了促进器件密度的增力口，半导体器件的特征尺寸一直在降低。 在横向形成的PIN 二极管的情况下，降低特征尺寸导致p层、i层和n 层之间的结面积受到限制，从而例如降低了 PIN二极管对光的敏感度。实现特征尺寸降低而又不牺牲PIN 二极管敏感度的一种解决方案 是在深沟槽中形成垂直PIN 二极管。虽然在深沟槽中形成PIN 二极管增 强了结面积并因此增强了 二极管敏感度，但是形成PIN 二极管的工艺相对复杂并且成本高。另夕卜，鳍状场效应晶体管(FinFET)技术的出现进一步使得有效形 成垂直PIN 二极管的难题复杂化。基于FinFET的技术允许高速CMOS 器件的形成。FET是几乎在集成电路设计所有类型中都使用的基本电子 器件，例如在微处理器、存储器中等。FinFET包括形成晶体管主体的 垂直鳍型结构。栅极可以形成在鳍的一侧或者两侧。FinFET可以提供 增加的晶体管宽度，从而提供大晶体管的电流控制而不要求大晶体管所 占用的空间。然而，使用基于FinFET的技术需要重新设计垂直PIN 二 极管。因此，需要研发用于形成与出现的FinFET技术兼容的高性能、小 特征尺寸PIN 二极管的有效方法。发明内容本发明总体上涉及半导体器件领域，更具体地涉及基于鳍的结型二极管。本发明的一个实施例提供了 一种PIN 二极管，所述PIN 二极管总体 上包括第一掺杂层，形成在半导体衬底上，包括基底部分以及从该基 底部分朝外延伸的鳍结构；以及第一绝缘体层，布置在所述第一#^杂层 的基底部分上，其中该鳍结构的部分穿过所述第一绝缘体层内限定的开 口突出。PIN二极管进一步包括本征层和第二掺杂层，该本征层布置在 经过第一绝缘体层突出的鳍结构的部分上，该第二掺杂层布置在本征层 上。本发明的另 一 实施例提供了用于制造PIN 二极管的方法。所述方法 总体上包括在半导体衬底上形成第一掺杂层，所述第一掺杂层具有基 底部分以及从所述基底部分朝外延伸的鳍结构；在所述第一掺杂层上方 形成第一绝缘体层，以使得所述鳍结构的第一部分布置在所述第一绝缘 体层内限定的开口中以及所述鳍结构的第二部分延伸超过所述开口；在 所述鳍结构的所述第二部分上方形成本征层；以及在所述本征层上方形 成第二掺杂层。在本发明的又一 实施例中，提供了 一种用于形成半导体鳍结构的方法。所述方法总体上包括掺杂布置在绝缘体层上的半导体层，所述 绝缘体层布置在半导体衬底上；在第一掺杂层上方形成多个氧化物层以 及多个氮化物层；限定穿过所述多个氧化物层和所述多个氮化物层的 孑L，其中所述孔暴露了所述第一掺杂层的一部分；以及在所述孔中外延 生长半导体鳍结构。


为了使得以其获得本发明的上述特征、优势和目标的方式能够被详 细地理解，可以通过参考附图中所示的本发明实施例来对上述简要概述 的本发明进行更加具体描述。然而，需要注意的是，附图示出的仅仅是本发明的典型实施例，由 于本发明可以允许其他等同效果的实施例，因此不能认为附图是对本发 明范围的限制。图1示出了根据本发明实施例的示例性鳍状PIN二极管。图2示出了根据本发明实施例的形成在半导体衬底上的示例性第一 掺杂层。图3示出了根据本发明实施例的半导体鳍。图4示出了根据本发明实施例的浅沟槽隔离(STI)层。图5示出了根据本发明实施例的半导体鳍的另一图示。图6示出了根据本发明实施例的PIN 二极管。图7示出了根据本发明实施例的厚本征层。图8示出了根据本发明实施例的沉积在PIN二极管上的氮化物层。 图9示出了根据本发明实施例的形成在PIN 二极管上的氧化物层。 图IOA和10B出了根据本发明实施例的与PIN二极管耦合的触点的顶面图和截面图。图IIA和11B示出了根据本发明实施例的与PIN二极管耦合的触点的另 一组顶面图和截面图。图12示出了根据本发明实施例为形成鳍状PIN二极管而执行的示例性操作的流程图。图13示出了根据本发明实施例的绝缘体上硅(SOI)衬底。图14示出了根据本发明实施例的SOI层的掺杂。 图15示出了根据本发明实施例的沉积在用于形成鳍结构的SOI衬 底上的多个氮化物和氧化物层。图16示出了根据本发明实施例的形成在SOI衬底上的鳍结构。 图17示出了根据本发明实施例的形成在SOI衬底上的鳍结构的掺杂。图18示出了根据本发明实施例为在SOI衬底上形成鳍结构而执行 的示例性操作的流程图。
具体实施方式
本发明总体上涉及半导体器件领域，更具体地涉及基于鳍的结型二 极管。掺杂半导体鳍可以从第一掺杂层突出。可以与半导体鳍相邻并围 绕半导体鳍来形成本征层。可以与本征层相邻并围绕本征层来形成第二 半导体层，从而形成与FinFET技术兼容且具有增加的结面积的PIN二极管。在下文中，将参考本发明的实施例。然而，应当理解的是，本发 明并不限于具体描述的实施例。相反，不论是否与特定实施例相关，下 列特征和要素的任意结合都计划用于执行和实施本发明。另外，在各种实施例中，本发明提供了优于现有技术的众多优势。然而，尽管本发明 的实施例可以实现优于其他解决方案和/或现有技术的优势，但特定优下列的方面、特征、实施例以及优势仅仅是示例性的，而不应被认为是 所附权利要求的要素或者是对所附权利要求的限制，除非在权利要求中 明确陈述。同样，对于"本发明，，的引用不应理解为是此处所公开的任何 本发明主题的概括，也不应理解为是所附权利要求的要素或者是对所附 权利要求的限制，除非在权利要求中明确陈述。示例性的PIN 二欧管图1示出了根据本发明实施例的示例性PIN二极管100。如图1所 示，PIN二极管100可以形成在衬底110上。村底110可以由适当的半 导体材料(例如硅、锗、锗化硅、砷化镓、磷化铟等)来组成。N+掺 杂层120可以形成在衬底IIO上，如图1所示。在本发明的一个实施例 中，N+掺杂层120可以包括高浓度的适当n型掺杂剂，例如砷(As) 和/或磷(P)。在特定的实施例中，在N+掺杂层120中的掺杂剂的浓 度可以在5xl0"cm-3至lxlO"cm-3之间。半导体鳍121可以从N+掺杂层120的表面朝外突出，如图1所示。 鳍121可以与N+型掺杂层120具有类似的掺杂浓度，并且可以从掺杂 层120垂直朝外延伸，如图1所示。在本发明的一个实施例中，鳍121 可以具有大约20nm至大约100nm的厚度。PIN 二极管100还可以包括形成在N+掺杂层120上的浅沟槽隔离 (STI)层130。鳍121可以从STI层130的开口朝外突出，以^吏得STI 层130与鳍121的侧壁部分122相邻，并且从鳍121的侧壁部分122 径向朝外延伸，如图1所示。STI层130可以^吏N+纟参杂层120与位于 STI层130上方的层例如本征层140和P+掺杂层150隔离，以阻止不期 望的电子泄漏和短3各。鳍121和N+掺杂层120可以形成PIN二极管的第一掺杂层。例如， N+掺杂层120可以形成基底层，鳍121可以从N+掺杂层朝外延伸。鰭 121的第一部分可以布置在STI层130内限定的开口中，如图1所示。 例如，鳍121的侧壁部分122布置在STI层130的开口中。鳍121的部 分123可以从STI层的开口朝外延伸，如图1所示。可以与从STI层130突出的鳍121的部分123相邻来形成本征半导 体层140,如图1所示。在本发明的一个实施例中，本征半导体层140 可以是纯/中性半导体材料，即本征层140可以不包含掺杂剂。在另外 的实施例中，与N+掺杂层120和P+掺杂层150相比，本征层140可以 包括相对低浓度的掺杂剂。例如，在本发明的一个实施例中，本征层140 可以包括浓度小于lxl015cm-3的适当N或P型掺杂剂。在本发明的一个 实施例中，本征层140可以具有大约20nm至大约200nm的厚P+掺杂层150可以包括高浓度的适当P型掺杂剂，例如硼(B)。 在特定的实施例中，P+掺杂层150可以包括浓度在5xl018cm-3至lxl021 cm-3之间的适当P型掺杂剂材料。可以与本征层140相邻形成P+掺杂 层150，如图l所示。在本发明的一个实施例中，P+^^杂层150可以具 有大约50nm至大约100nm的厚度。然而，本领域技术人员将会认识到 鳍21、本征层140以及P+掺杂层150的厚度可以取决于PIN二极管100 的特定应用，并且可以相应地改变。在本发明的一个实施例中，N+4參杂层120、鳍121、本征层140以 及P+掺杂层150可以由相同的半导体材料(例如硅)制成。在替代实 施例中，N+4参杂层120、鳍120、本征层140以及P+掺杂层150中的 每一个均可以由不同的半导体材料(例如硅、锗、锗化硅等其中之一) 制成。例如，在特定的实施例中，N+掺杂层120、鳍121以及P+掺杂 层150可以由硅制成，而本征层140可以由锗和锗化硅其中之一制成。用于形成PIN 二极管的示例性工艺正如早先所讨论的那样，现有技术中的共同问题在于，缩小半导体 器件的特征尺寸已经导致了 PIN二极管的结面积变小，从而不利地影响 了 PIN二极管的敏感度。通过允许PIN二极管环绕例如图1中的鳍121 的硅鳍形成，本发明的实施例提供了单位半导体晶片面积的PIN二极管 结面积的增加。现有技术中遇到的另 一 问题在于与形成垂直PIN 二极管 关联的复杂度和成本。该部分讨论了用于形成与出现的FinFET技术兼 容的垂直P IN 二极管的新型工艺的示例性步骤。形成PIN 二极管100可以以在衬底上形成N+掺杂区域开始。图2 示出了在衬底100上形成的N+掺杂区域200。在本发明的一个实施例中， N+掺杂区域的厚度可以是大约100 nm至大约5000 nm。在本发明的一 个实施例中，N+掺杂区域200的掺杂剂浓度可以在5xl018cm-3至lx1021 cm-3。可以使用例如像离子注入、气相掺杂、液相掺杂、固相掺杂、注 入(infusion)掺杂等本领域公知的技术，在衬底110上形成N+掺杂区 域200。离子注入可以包括将预定剂量的期望元素的离子静电加速到高能量，并在衬底110的表面处发射离子。离子可以沿着由能量和离子加速度确定的深度注入在衬底110中，从而在衬底110上形成N+掺杂区域 200。在本发明的 一个实施例中，N+掺杂层可以通过适当的扩散过程来 形成。扩散可以包括将衬底加热到高温，并与衬底表面相邻放置例如固 相、液相或气相的高浓度的掺杂剂材料。高浓度掺杂剂材料的掺杂剂的 一部分可以转移到衬底表面，乂人而生成N+一参杂区域200。可替代:地，可以在半导体层正在生长(原位in situ)的同时或者 在半导体层完全生长之后利用引入的掺杂通过外延生长来形成N+掺杂 区域200。外延生长可以包括在衬底110的顶部沉积半导体材料。换言 之，N+掺杂半导体材料可以沉积在衬底IIO上，以形成N+掺杂区域200。 原位外延生长可以包括当外延层沉积在衬底表面上时掺杂外延层。可 替代地，外延生长可以首先执行较轻掺杂，并随后在外延层沉积之后将 掺杂剂注入或者扩散到外延层。半导体鳍121可以形成在N+4参杂区域200内，如图3所示。例如， 可以利用任何公知的构图或者蚀刻工艺来移除N+掺杂区域200的部分 300,以形成鳍121。鳍121可以具有大约5 nm到大约1 um的宽度。在 本发明的优选实施例中，鳍121可以具有大约20nm至大约100 nm的 宽度。鳍121的高度可以从大约100 nm到大约5000 nm变动。在优选 的实施例中，鳍121的高度可以从500 nm到2000 nm变动。如图3所 示，除鳍121之外，移除部分300还可以形成N+掺杂层120 (也参考 图1)。在本发明的一个实施例中，用于移除部分300的工艺可以包括用于 构图的传统光学光刻、电子束光刻、空间成像技术等。构图可以包括在 半导体表面上形成掩模，例如光致抗蚀剂掩模，以辅助底下半导体层的 蚀刻。在构图之后，可以使用适合的蚀刻工艺来移除被掩模暴露的部分 300。蚀刻工艺可以是湿法蚀刻工艺或者干法蚀刻工艺。湿法蚀刻工艺可 以包括通过化学工艺使用配置用以移除经构图而暴露的材料的液态蚀刻剂。另一方面，干法蚀刻工艺可以包括使用物理和化学工艺的结合使 用配置用以移除经构图而暴露的材料的气相蚀刻剂。在本发明的一个实施例中，定时反应离子蚀刻(RIE)工艺可以用 来移除N+掺杂区域200的部分300。 RIE可以包括使用等离子体即离子 化的气体来蚀刻暴露的材料。在一个特别的实施例中，在蚀刻期间可以 使用电感耦合等离子体(ICP)RIE工艺。在本发明的一个实施例中，构图可以包括在N+掺杂区域200的表 面上形成氮化物盖(cap) 310。可以通过在4参杂区域200的表面上沉积 氮化物层并使用光致抗蚀剂掩模来蚀刻该氮化物层来形成氮化物盖 310。例如，在一个实施例中，光致抗蚀剂掩冲莫可以用于在沉积于N+^参 杂区域200的表面上的氮化物层内限定氮化物盖区域。随后，可以例如 以氟等离子体来蚀刻氮化物层，以形成氮化物盖310。形成氮化物盖310 的一个优势可以是在随后工艺步骤期间为鳍121提供了充分的保护，所 述随后工艺步骤例如是用以移除N+掺杂区域200的部分300的RIE工艺可以在N十掺杂层120的表面上形成STI层130,如图4所示。形 成STI层130可以包括执行化学气相沉积(CVD )工艺。化学气相沉积 可以包^^使^f底暴露于一种或更多前驱物，例如一种或更多种气体，所 述前驱物进行反应和/或分解以在N+掺杂层120的表面上形成期望的薄 膜。任何适当的CVD工艺，例如常压CVD (APCVD)、低压CVD (LPCVD)、等离子体增强CVD (PECVD)等都可以用于形成STI层 130。在本发明的一个实施例中，形成STI 130可以包括旋涂玻璃(SOG) 工艺。SOG工艺可以包括利用液态薄膜来涂敷衬底，当被加热时，该液 态薄膜形成了固态薄膜。在另外的实施例中，可以使用硅的局部氧化 (LOCOS)过程来形成STI层130。 LOCOS过程可以包括在存在氧化 环境的情况下在炉子中以高温烘烤衬底预定时间周期，以在衬底表面上 形成期望深度的STI层。STI层130的厚度可以足以提供充分的隔离。 例如，在一个实施例中，STI层可以具有大约20 nm至大约100 nm的厚度。在本发明的一个实施例中，在STI层130形成在N+掺杂层120的 表面上之后，可以执行例如RIE工艺或者等离子体蚀刻工艺的传统蚀刻 工艺来使氧化物凹进。例如，在一个实施例中，STI层130可以沉积在 N+掺杂层120的表面上，使得STI层130的顶部在氮化物盖310的上方。 随后，可以将STI层130平坦化到氮化物盖310的水平。在平坦化之后， 可以执行RIE工艺或者等离子体蚀刻工艺，以实现期望厚度的STI层130。在本发明的一个实施例中，如果利用了氮化物盖310,则在移除N十 掺杂区域200的部分300以及形成STI层之后，可以剥离氮化物盖310。 可以使用例如热磷酸或者任何适当的干法蚀刻工艺来剥离氮化物盖 310。使用热磷酸可能是期望的，这是因为可以不影响鳍121和STI层 130而移除氮化物盖310。氮化物盖310移除之后形成的结构如图5所 示。如图5所示，半导体结构500包括形成在衬底110上的N+摻杂鳍 121、 N+掺杂层120以及STI层130。 STI层130可以沉积在N+掺杂 层120的顶部。另外，鳍121可以从N+掺杂层120穿过STI层130 而突出，以便STI层130与鳍121的侧壁部分122相邻并且从鳍121 的侧壁部分122径向朝外延伸。可以通过在从STI层130突出的鳍121的部分周围形成本征半导 体层140和P+掺杂层150来形成PIN二极管，如图6所示。在本发明 的一个实施例中，本征层140和P+掺杂层150可以通过外延生长来形 成。外延生长可以包括一种物质在另一或者相同物质的晶体表面上的有 序晶体生长。因此，可以首先与鳍121相邻的外延生长本征层140，如图6所示。 随后，可以与本征层140相邻的外延生长P+掺杂层150，如图6所示。 本领域技术人员应当认识到，可以使用例如分子束外延、液相外延、气 相外延等的任何适当的外延生长的形式来形成本征层140和P+掺杂层 150。在本发明的一个实施例中，形成PIN 二^f及管可以包括与鳍121相邻形成厚本征层以及随后掺杂厚本征层的一部分，以形成P+掺杂层150。图7示出了与鳍121相邻形成的厚本征层710。在本发明的一个 实施例中，厚本征层710可以通过外延生长形成，并且可以具有大约 700nm至300nm的厚度。本征层710可以包含或者可以不包含纟參杂剂。 如果包括掺杂剂，则本征层710可以包括浓度小于lxlO"cn^的适当N 型或P型掺杂剂。可以掺杂本征层710的外部区域以形成包围本征层140的P+摻杂 层150。在本发明的一个实施例中，可以通过适当的扩散工艺来掺杂本 征层710。扩散掺杂可以包括任何合理的掺杂方法，例如气相掺杂、液 相掺杂、固相掺杂、等离子掺杂等。本领域技术人员还将会认识到，还 可以使用例如离子注入的任何其他合理的掺杂方法在本征层710内形 成P+掺杂层。结果得到的结构可以与图6中示出的结构类似，包括鳍 121 、本征层140和P+4参杂层150。顺形氮化物层810可以沉积在PIN二极管的表面上，如图8所示。 可以使用适当的CVD工艺在PIN二极管的表面上沉积氮化物层810,并 且其厚度可以在大约5nm至50nm变动。在本发明的一个实施例中，氮 化物层810可以由适当的抗反射材料形成，以增强光吸收。在备选实施 例中，还可以通过粗糙化P+掺杂层150的表面来形成抗反射涂层，以 增强光吸收。在本发明的一个实施例中，氮化物层810可以用作触点过孔蚀刻的 氧化物蚀刻停止层。下面将更加详细地讨论作为蚀刻停止层的氮化物层 810的功能。可以在PIN二极管上沉积以及平坦化氧化物层910,如图9所示。 氧化物层910可以使用适当的CVD工艺来沉积，并且可以在鳍121的 顶部上方具有50 nm至200nm的厚度。氧4b物层910可以4十只于暴露的 半导体表面提供钝化，并且可以提供绝缘衬底，在绝缘衬底上可以形成 例如金属导线的更高层。可以在氧化物层910上形成触点1010，以提供到PIN 二极管的阴 极(N+)和阳极(P+)区域的通路，如图10A中PIN二极管的截面图中所示。形成触点1010可以包括在氧化物层910的表面上沉积底部抗 反射涂层(BARC)和光致抗蚀剂层。可以提供BARC,以通过吸收经 过光致抗蚀剂层的辐射并将该能量作为热耗散来降低回到光致抗蚀剂 层的反射。可以构图光致抗蚀剂层，并使其暴露于光，以形成限定触点1010 的区域的掩才莫。随后，可以执行氧化物RIE工艺直到氮化物蚀刻停止层 810。对于P+触点，可以在氮化物蚀刻停止层810中形成凹陷，以形 成暴露P+掺杂层150的过孔。对于N+掺杂层120,可以在该氮化物蚀 刻停止层内形成凹陷，并且可以在暴露的STI层130上执行最终的氧化 物RIE工艺，以形成暴露N+掺杂层120的过孔。 一旦打开过孔，则可 以在过孔内沉积例如鴒的适当金属或者N+掺杂多晶硅，并进行平坦化。图IOB还描述了包括PIN二极管的半导体器件表面上的触点1010 的顶视图。例如，在图IOB中，与P+触点1010的截面图相关地示出了 P+触点1010的顶^见图。类似地，在图10B中，与N+触点1010的截面 图相关J也示出了 N+触点1010的顶^L图。在本发明的一个实施例中，如图11A和B所示，可以与PIN二极 管相邻沉积P+多晶硅条带1110。可以例如通过多晶硅的传统CVD沉积 与P+掺杂区域150相邻形成P+多晶硅条带1110，以使得一个或更多触 点1120与P+掺杂层150电耦合，如图IIA和B所示。在本发明的一个 实施例中，可以提供P+多晶硅条带1110,以防止触点金属化穿通P+掺 杂层150并侵占到本征层140。与二极管的耗尽区域(例如，本征层) 接触的触点金属化将大量增加其电泄漏，因此必须避免。图12示出了根据本发明实施例为形成PIN 二才及管而#1行的示例性 操作的流程图。该操作可以在步骤1202以提供半导体衬底开始。例如， 可以提供硅、锗或者锗化硅衬底。在步骤1204,可以在衬底的表面上形 成第一掺杂层。第一掺杂层可以对应于图2中示出的N+掺杂区域200。在步骤1206,可以在第一掺杂层上形成氮化物盖。该氮化物盖可 以对应于图3中示出的氮化物盖310。在步骤1208,可以通过蚀刻第一 掺杂层中未被氮化物盖覆盖的暴露部分来形成鳍结构。例如，蚀刻的部分可以对应于图3所示被蚀刻掉的N+4参杂区域200的部分300。在步骤1210,可以在第一掺杂层上沉积STI层，以使得STI层与鳍 结构的侧壁部分相邻并从鳍结构的侧壁部分径向向外延伸。STI层可以 对应于图4中示出的STI层130。在步骤1212,可以移除氮化物盖，例 如使用热磷酸。在步骤1214,可以与鳍结构相邻形成本征层。本征层可以对应于 图6中示出的本征层140。本征层可以由中性半导体材料制成，或者包 含小浓度的N型或P型掺杂剂。在本发明的一个实施例中，与鳍结构相 邻外延生长本征层。在步骤1216中，可以与本征层相邻形成第二掺杂层。第二掺杂层 可以对应于图6中示出的P+^^杂区域150。在本发明的一个实施例中， 可以与本征层相邻外延生长第二掺杂层。在备选的实施例中，可以通过 例如使用掺杂剂扩散工艺掺杂本征层的一部分来形成第二掺杂层。在步骤1218中，可以在鳍结构上方形成抗反射涂层，以增强光的 吸收。例如可以通过在鳍结构上沉积氮化物层或者通过对第二掺杂层的 表面进行粗糙化来形成抗反射涂层。氮化物层可以对应于图8中示出的 氮化物层810。在步骤1220,可以在鳍结构上方沉积氧化物层，并对氧化物层进行 平坦化。氧化物层可以对应于图9中示出的氧化物层910。在步骤1222, 可以经过氧化物层来形成触点，以便电接入在鳍结构的任何一侧的第一 掺杂层以及在鳍结构的顶部的第二掺杂层。用于在SOI衬底上形成PIN 二极管的方法在本发明的一个实施例中，图1中示出的PIN二极管IOO可以形成 在绝缘体上硅(SOI)衬底上。SOI衬底可以包括形成半导体衬底上的 氧化物层。半导体层可以形成在氧化物层的顶部。例如PIN二极管100 的半导体器件可以形成在氧化物层上形成的半导体层中。SOI结构的一个优势在于，氧化物层用作绝缘体并且降低了寄生电容，从而允许更高 速度的电路。该部分将讨论用于在SOI衬底上形成新型PIN结构的示例 性步骤。图13示出了4艮据本发明实施例的示例性SOI结构1300。 SOI结构 1300可以包括衬底1310、绝缘体层1320以及SOI层1330。衬底1310 可以与图1中衬底110类似，并且可以由适当的半导体材料(例如硅、 锗、锗化硅、砷化镓、磷化铟等)制成。如图13所示出，绝缘体层1320可以形成在衬底1310的顶部并与 衬底1310相邻。在本发明的一个实施例中，绝缘体层1320可以是掩埋 氧化物(BOX)层。如图13所示，可以在绝缘体层1320的一部分的顶 部上形成SOI层1330。 SOI层1330可以由任何适当的半导体材冲牛来形 成，例如硅、锗、锗化硅、砷化镓、磷化铟等。SOI层1330可以由或 者可以不由与衬底1310相同的半导体材;扦形成。在本发明的一个实施例中，形成PIN二极管可以包括在SOI层1330 的顶部形成垫(pad)氮化物层1350以及在绝缘体层1320中未被SOI 层1330覆盖的部分的顶部形成STI层1340，如图13所示。例如，垫氮 化物层可以首先沉积在SOI层1330上。然后可以在结构1300的表面上 沉积STI层。随后，可以平坦化结构1300的表面以形成图13所描述的 结构1300。换言之，平坦化可以产生位于SOI层1330顶部之上的垫氮 化物层以及位于绝缘体层1320中未被SOI层1330覆盖的部分的顶部之 上的STI层1340。随后，可以剥离垫氮化物层1350,以准备用于掺杂的SOI层1330, 如图14所示。在本发明的一个实施例中，可以使用非关^t(noncritical) 阻挡掩模来掺杂SOI层1330,以保护SOI层1330的表面上的非二极管 区域。如图14所示，在一个实施例中，离子注入过程可以用于在SOI 中注入适当N型掺杂剂的剂量。在优选的实施例中，可以调整离子注入 过程期间的剂量和能量，以在SOI中产生大约5xl018cm-3至lxl0'W3 的掺杂剂浓度。虽然在此处公开了离子注入，但是本领域技术人员应该 认识到，还可以使用例如基于扩散的掺杂过程的任何合理掺杂过程来掺 杂SOI层1330。可以在N+纟参杂层1330上沉积多个氮化物层和氧化物层，以在其上 形成鳍，如图15中所示。例如，可以与N+SOI层1330的表面相邻沉积第一氧化物层1510。第一氧化物层1510可以具有大约20nm至200nm 的厚度。氧化物层1510可以对应于图1的STI层130。可以例如通过适当的CVD工艺在第一氧化物层1510的顶部沉积薄 第一氮化物层1520。可以提供氮化物层1520以在随后用于形成半导体 鳍的RIE工艺期间用作蚀刻停止层。在本发明的一个实施例中，氮化物 层1520可以具有大约5nm至大约20nm的厚度。可以在氮化物蚀刻停止层1520的顶部形成相对较厚的第二氧化物 层1530，如图15所示。可以例如4吏用CVD工艺4吏第二氧^1物层1520 形成为具有大约100 nm至大约5000 nm的厚度。厚第二氧化物层1530 可以提供用于在其中形成鳍结构。可以在第二氧化物层1530的顶部上形成第二氮化物层1540。氮化 物层1540可以用作抛光停止层，以辅助随后在图15中示出的结构内生 长的外延鳍层的平坦化。在本发明的一个实施例中，氮化物抛光停止层 1540可以具有大约20 nm至大约100 nm的厚度。可以^吏用RIE工艺穿过氮化物抛光停止层1540、第二氧化物层 1530、氮化物蚀刻停止层1520以及第一氧化物层1510形成鳍孔，以 便在孔的底部暴露N+SOI层1330。随后，可以穿过该孔外延生长鳍结 构1610,如图16所示。在本发明的一个实施例中，鳍结构1610可以过 生长，以使得鳍结构1610延伸超过氮化物抛光停止层1540。可以使用 氮化物层1540作为抛光停止层来抛光鳍结构1610的过生长部分。本领域技术人员应当认识到，鳍结构1610的高度可以取决于对第 一氧化物层1510、第一氮化物层1520、第二氧化物层1530以及第二氮 化物层1540的厚度的选择。可以相应地选择第一氧化物层1510、第一 氮化物层1520、第二氧化物层1530以及第二氮化物层1540的厚度，以 便实现鳍结构1610的期望高度。在鳍结构1610生长和平坦化之后，可以例如利用热磷酸蚀刻来移 除氮化物抛光停止层1540。还可以4吏用含氟的湿法蚀刻工艺，例如使用 氢氟酸，来移除暴露的第二氧化物层1530。可替代地，还可以使用适当 的干法蚀刻工艺来移除第二氧化物层1530。氮化物层1520可以在用于移除第二氧化物层1530的蚀刻工艺期间充当蚀刻停止层。在移除第二 氧化物层1530之后，也可以例如使用热磷酸或者其他类型的氮化物蚀 刻剂来移除暴露的氮化物蚀刻停止层1520。移除氮化物抛光停止层1540、第二氧化物层1530以及氮化物蚀刻 停止层1520可以使鳍结构1610的相当大的部分暴露。然后可以利用适 当的N型掺杂剂将鳍结构1610掺杂至这样的程度，即使得鳍结构1610 包括浓度大约为5xl018cm-3至lxlO"cmJ的掺杂剂材料。在本发明的一个实施例中，可以使用成角度的离子注入过程来掺杂 鳍结构1610，如图17所示。成角度的离子注入可以包括对离子进行加 速，并相对于例如鳍结构1610的侧壁的鳍结构1610的表面以某个角度 发射离子，如图17所示。虽然，此处公开了成角度的离子注入，本领 域技术人员将会认识到，还可以使用任何合理的掺杂过程来掺杂鳍结构 1610,例如，气相掺杂、液相掺杂、固相掺杂、等离子体掺杂等。在本发明的一个实施例中，直到完成了鳍结构1610的掺杂之后， 才移除氮化物蚀刻停止层1520,如图17所示。在掺杂之后，可以执行 退火过程，以消除晶体缺陷和内部应力并允许注入的掺杂剂中相当大的 部分结合到晶格中。参考图17,鳍结构1610可以对应于图5中的鳍121,第一氧化物 层1510可以对应于图5中的STI层130, N+SOI可以对应于图5中的 N+掺杂层120。可以在前面描述的与图6-11相关的过程之后继续在SOI 衬底上形成PIN二极管。因此，可以使用在前面部分中给出的过程与鳍 结构1610相邻形成本征层，与本4正层相邻形成P+纟参杂层，以形成PIN 二极管。可以根据前面部分中描述的过程提供触点，以便电接入？+和N+ 区域。图18是为在SOI结构上形成鳍结构而执行的示例性操作的流程图。 该操作可以在步骤1802以提供SOI衬底开始。SOI衬底可以包括布置 在半导体衬底上的绝缘体层以及布置在该绝缘体层上的半导体(SOI)层。半导体衬底可以对应于图13所示的衬底1310,绝缘体层可以对应 于图13所示的绝缘体层1320, SOI层可以对应于图13所示的SOI层1330。在步骤1804,可以在SOI层的顶部形成垫氮化物层，可以在绝缘 体层中未被SOI层覆盖的部分的顶部形成STI层，如图13所示。垫氮 化物层可以对应于图13中示出的垫氮化物层1350, STI层可以对应于 图13中示出的STI层1340。在步骤1806，可以例如4吏用热磷酸蚀刻剂 来移除垫氮化物层。在步骤1808，可以将掺杂剂注入到SOI层，以形成 第一掺杂层，如图14所示。在步骤1810,可以在第一掺杂层上布置第一氧化物层。第一氧化物 层可以对应于图15中示出的氧化物层1510。在步骤1812,可以在第一 氧化物层上布置第一氮化物层。第一氮化物层可以对应于图15中示出 的氮化物蚀刻停止层1520。在步骤1814，可以在第一氮化物层上布置第二氧化物层。第二氧化 物层可以对应于图15中示出的氧化物层1530。在步骤1816,可以在第 二氧化物层上布置第二氮化物层。第二氧化物层可以对应于图15中示 出的氮化物抛光停止层1540。在步骤1818中，可以穿过第二氮化物层、第二氧化物层、第一氮 化物层以及第一氧化物层形成孔，以使得第一掺杂层经过该孔被暴露。 在步骤1820,鳍结构可以通过外延生长形成在孔中以及第二氮化物层上 方，如图16所示。在步骤1822,可以对鳍结构抛光直到第二氮化物层。在步骤1824, 可以移除第二氮化物层、第二氧化物层以及第一氮化物层，从而暴露鳍 结构，如图17所示。在步骤1826,可以例如4吏用倾斜离子注入过程来 掺杂暴露的鳍结构，如图17所示。随后，在步骤1828,可以执行退火 过程，以去除晶体缺陷并允许掺杂剂结合到晶格中。结论通过提供用于形成与出现的FinFET技术兼容的PIN 二极管的简单 有效的方法，本发明的实施例降低了形成具有大结面积和高敏感度的 PIN 二极管的复杂度和成本。虽然前述说明针对的是本发明的实施例，然而在不偏离本发明的基本范围的情况下，可以设想出本发明的其他和进一步的实施例，因此， 本发明的范围由下面的权利要求所确定。
权利要求
1.一种PIN二极管，包括第一掺杂层，形成半导体衬底上，包括基底部分以及从所述基底部分朝外延伸的鳍结构；第一绝缘体层，布置在所述第一掺杂层的所述基底部分上，其中所述鳍结构的一部分穿过所述第一绝缘体层内限定的开口突出；本征层，布置在穿过所述第一绝缘体层突出的所述鳍结构的一部分上；以及第二掺杂层，布置在所述本征层上。
2. 根据权利要求1所述的PIN二极管，其中所述基底部分布置在 第一平面上，所述鳍结构布置在第二平面上，所述第二平面相对于所述 第一平面基本垂直。
3. 根据权利要求1所述的PIN二极管，其中所述第一掺杂层的所述 基底部分布置在所述第一绝缘体层的一侧上，所述第二掺杂层布置在所 述第一绝缘体层的相对侧上。
4. 根据权利要求1所述的PIN二极管，进一步包括 抗反射层，与所述第二掺杂层和所述第 一绝缘体层相邻布置； 第二绝缘体层，布置在所述抗反射层上方。
5. 根据权利要求4所述的PIN二极管，其中所述第二绝缘体层是氧化 物层。
6. 根据权利要求4所述的PIN 二极管，进一步包括穿过所述第二绝缘 体层和所述抗反射层形成的触点，其中所述触点与所述第二掺杂层电耦合。
7. 根据权利要求4所述的PIN二极管，进一步包括穿过所述第二绝 缘体层、所述抗反射层以及所述第一绝缘体层形成的至少一个触点，其 中所述至少一个触点与所述第一掺杂层的基底部分电耦合。
8. 根据权利要求7所述的PIN 二极管，其中所述至少一个触点形成 在距所述鳍结构的侧壁部分径向朝外预定距离处。
9. 才艮据权利要求1所述的PIN二极管，进一步包括 半导体层，与所述第二掺杂层和所述第 一绝缘体层相邻布置； 抗反射层，与所述半导体层和所述第一绝缘体层相邻布置； 第二绝缘体层，布置在所述抗反射层上，其中所述半导体层与所述第二掺杂层电耦合。
10. 根据权利要求9所述的PIN 二极管，其中所述半导体层是多晶 硅层和非晶硅层其中之一 。
11. 根据权利要求9所述的PIN 二极管，进一步包括穿过所述第二绝 缘体层和所述抗反射层形成的至少一个触点，其中所述触点与所述半导体 层电耦合。
12. —种用于制造PIN二极管的方法，包括在半导体村底上形成第一掺杂层，所述第一掺杂层具有基底部分以 及从所述基底部分朝外延伸的鳍结构；在所述第一掺杂层上方形成第一绝缘体层，以使得所述鳍结构的第 一部分布置在所述第一绝缘体层内限定的开口中，以及所述鳍结构的第 二部分延伸穿过所述开口 ；在所述鳍结构的第二部分上方形成本征层；在所述本征层上方形成第二掺杂层。
13. 根据权利要求12所述的方法，其中所述基底部分布置在第一平 面上，所述鳍结构布置在第二平面上，所述第二平面相对于所述第一平 面基本垂直。
14. 根据权利要求12所述的方法，其中所述第一掺杂层的所述基底 部分布置在所述第一绝缘体层的一侧上，所述鰭结构的第二部分布置在 所述第一绝缘体层的相对侧上。
15. 根据权利要求12所述的方法，其中形成所述基底部分和所述鳍 结构包括掺杂半导体衬底以沿着半导体衬底的表面形成预定深度的4参 杂区域，以及蚀刻所述掺杂区域以形成所述基底部分和所述鳍结构。
16. 根据权利要求12所述的方法，其中形成所述第一绝缘体层包括 执行化学气相沉积(CVD)工艺以及旋涂玻璃工艺其中之一来形成所述第一绝缘体层。
17. 根据权利要求12所述的方法，其中形成所述本征层包括与从所 述第一绝缘体层突出的鳍结构的部分相邻外延生长所述本征层。
18. 根据权利要求12所述的方法，其中形成所述第二掺杂层包括与 所述本征层相邻外延生长所述第二掺杂层。
19. 根据权利要求12所述的方法，其中形成所述第二掺杂层包括掺 杂所述本征层的外部区域，以形成所述第二摻杂层。
20. 根据权利要求12所述的方法，进一步包括 在所述第二掺杂层和所述第一绝缘体层上方形成抗反射层； 在所述抗反射层上方形成第二绝缘体层；形成穿过所述第二绝缘体层和所述抗反射层的第一触点，其中所述 第一触点与所述第二掺杂层电耦合；形成穿过所述第二绝缘体层、所述抗反射层以及所述第一绝缘体层 的至少一个第二触点，其中所述至少一个第二触点与所述第一#^杂层电耦合。
21. 根据权利要求12所述的方法，进一步包括 在所述第二掺杂层和所述第一绝缘体层上方形成半导体层，其中所述半导体层与所述第二掺杂层电耦合；在所述半导体层和所述第一绝缘体层上方形成抗反射层； 在所述抗反射层上方形成第二绝缘体层；形成穿过所述第二绝缘体层和所述抗反射层的至少一个触点，其中 所述至少一个触点与所述半导体层电耦合。
22. —种用于形成半导体鳍结构的方法，包括 掺杂布置在绝缘体层上的半导体层，所述绝缘体层布置在半导体衬底上；在所述第一掺杂层上方形成多个氧化物层以及多个氮化物层； 限定穿过所述多个氧化物层和多个氮化物层的孔，其中所述孔暴露了 所述第一掺杂层的一部分；以及在所述孔中外延生长所述半导体鳍结构。
23. 根据权利要求22所述的方法，其中形成所述多个氧化物层和所述 多个氮化物层包括在所述第一掺杂层上形成第一氧化物层； 在所述第一氧化物层上形成第一氮化物层； 在所述第一氮化物层上形成第二氧化物层；以及 在所述第二氧化物层上形成第二氮化物层。
24. 根据权利要求23所述的方法，其中所述第一氮化物层在移除所述 第二氧化物层的工艺期间是蚀刻停止层。
25. 根据权利要求23所述的方法，其中所述第二氮化物层在平坦化 所述外延生成的半导体鳍结构的工艺期间是抛光停止层。
26. 根据权利要求23的方法，其中所述半导体鳍结构的高度由所述 第一氧化物层的高度、所述第一氮化物层的高度、所述第二氧化物层的 高度以及所述第二氮化物层的高度来确定。
27. 根据权利要求23所述的方法，进一步包括移除所述第二氮化物 层、所述第二氧化物层以及所述第一氮化物层，以暴露所述半导体鳍结 构。
28. 根据权利要求27所述的方法，进一步包括通过离子注入过程来掺 杂所述暴露的半导体鳍结构。
29. 根据权利要求28所述的方法，进一步包括执行退火过程，以去 除所述半导体鳍结构中的晶体缺陷。
全文摘要
本发明的实施例总体上涉及半导体器件领域，更具体地涉及基于鳍的结型二极管。掺杂半导体鳍的一部分可以穿过第一掺杂层突出。本征层可以布置在所述突出的半导体鳍上。第二半导体层可以布置在本征层上，从而形成与FinFET技术兼容且具有增加的结面积的PIN二极管。
文档编号H01L29/868GK101236995SQ20081000902
公开日2008年8月6日 申请日期2008年1月30日 优先权日2007年2月1日
发明者J·A·曼德尔曼, L·L-C·苏, 程慷果 申请人:国际商业机器公司