专利名称：配线电路基板及其制造方法
技术领域：
本发明涉及配线电路基板及其制造方法。
技术背景作为配线电路基板的制造方法， 一般已知有TAB (带自动接合 Tape Automated Bonding )技术。 io 在上述TAB技术中，在带载体(长尺状的带基板)上形成导电性的规定的配线图形。然后，在形成在带载体上的配线图形上焊接半导 体芯片等电子部件的电极。由此，电子部件被安装在带载体上。在这种配线电路基板上安装电子部件后，形成有用于确认配线图 形的连接的可靠性的测试端子(例如，参照日本专利特开2001-358417 15 号公报)。近年来，伴随着配线密度的提高，配线图形和测试端子的数量增 力口，配线图形之间的间隔变小。一般，为了制造小间距(fine pitch)的配线图形，使用半添加法 (semi-additive method)。在这种半添加法中，在基座绝缘层上形成电 20镀抗蚀剂的图形(抗蚀图(resist pattern)),在没有形成该抗蚀图的区 域中利用电解电镀形成配线图形。但是，如上所述，为了使与测试端子连接的配线图形之间的间隔 减小，必需使抗蚀图的宽度更小。这样，有发生通常形成为直线状的 细长的抗蚀图向侧面倒下这样的缺陷的情况。在这种情况下，发生配 25线图形之间短路等配线图形的不良。发明内容本发明的目的是提供一种不产生配线图形的不良、能够使配线图 形的间距变小的配线电路基板及其制造方法。30 (1)根据本发明的一个方面的一种配线电路基板，是一种具有应该安装电子部件的安装区域和不安装电子部件的非安装区域的配线电路基板，其具有具有安装区域和非安装区域的绝缘层；和从绝缘层 上的安装区域内向非安装区域内形成的多个配线图形，非安装区域的 多个配线图形的端部向一侧宽度变宽，由此分别形成多个测试用端子 部，多个测试用端子部一侧的多个配线图形的部分互相平行的配置， 5 多个配线图形划分为分别包含2个以上的规定数目的配线图形的多个 组，各组内的规定数目的测试用端子部沿配线图形的长度方向配置， 各组内离安装区域最远的测试用端子部和另外的邻接的组内的最接近 的配线图形之间的间隔，比在各组内离安装区域最近的测试用端子部 和另外的邻接的组内的最接近的配线图形之间的间隔大。 10 在该配线电路基板中，各组内离安装区域最远的测试用端子部和另外的邻接的组内的最接近的配线图形之间的间隔，比在各组内离安 装区域最近的测试用端子部和另外的邻接的组内的最接近的配线图形 之间的间隔大。由此，在制造时，能够较小地维持平行配置的多个配 线图形之间的间隔，并且能够使在最长的配线图形的端部的测试用端 15 子部的形成区域与邻接的配线图形的形成区域之间形成的抗蚀图的宽 度足够大。因此，能够防止因抗蚀图的倒塌而造成的配线图形的不良。 结果是，不产生配线图形的不良，能够使配线图形的间距变小。(2)各组内的规定数目的测试用端子部与另外的邻接的组内的最 接近的配线图形之间的间隔也可以越离开安装区域越大。 20 在这种情况下，形成测试用端子部的配线图形越长，越能够使在测试用端子部的形成区域和邻接的配线图形的形成区域之间形成的抗 蚀图的宽度变大。即，对于越容易引起倒塌的抗蚀图的部分，越能够 使其宽度变大。因此，能够充分地防止因抗蚀图倒塌而引起的配线图 形的不良。25 (3)根据本发明的另一方面的一种配线电路基板的制造方法，是一种具有安装电子部件的安装区域和不安装电子部件的非安装区域的 配线电路基板的制造方法，它包括在具有安装区域和非安装区域的 绝缘层上，除了应该形成从安装区域内向非安装区域内延伸的多个配 线图形的区域，形成抗蚀图的工序；除了形成有抗蚀图的区域，在绝30 缘层上形成导体层的工序；和通过除去抗蚀图，在绝缘层上形成多个 配线图形的工序，非安装区域的多个配线图形的端部向一侧宽度变宽，由此，分别形成多个测试用端子部，多个测试用端子部一侧的多个配 线图形的部分互相平行的配置，多个配线图形划分为分别包含2个以 上的规定数目的配线图形的多个组，各组内的规定数目的测试用端子 部沿配线图形的长度方向配置，在形成抗蚀图的工序中，以使在各组 5 内离安装区域最远的测试用端子部和另外的邻接的组内的最接近的配 线图形之间的间隔，比在各组内离安装区域最近的测试用端子部和另 外的邻接的组内的最接近的配线图形之间的间隔大的方式，形成抗蚀 图。在该配线电路基板的制造方法中，形成抗蚀图，使得各组内离安10 装区域最远的测试用端子部和另外的邻接的组内的最接近的配线图形 之间的间隔，比在各组内离安装区域最近的测试用端子部和另外的邻 接的组内的最接近的配线图形之间的间隔大。由此，能够较小地维持 平行配置的多个配线图形之间的间隔，并且能够使在最长的配线图形 的端部的测试用端子部的形成区域和邻接的配线图形的形成区域之间]5 形成的抗蚀图的宽度足够大。因此，能够防止因抗蚀图的倒塌而引起 的配线图形的不良。结果是，不会产生配线图形的不良，能够使配线 图形的间距变小。(4)在形成抗蚀图的工序中，也可以以使各组内的规定数目的测 试用端子部和另外的邻接的组内的最接近的配线图形之间的间隔越远20 离安装区域越变大的方式，形成抗蚀图，。在这种情况下，形成测试用端子部的配线图形越长，越能够使在 测试用端子部的形成区域和邻接的配线图形的形成区域之间形成的抗 蚀图的宽度变大。即，对于越容易引起倒塌的抗蚀图部分，越使其宽 度变大。因此，能够充分地防止因抗蚀图倒塌而引起的配线图形的不25 良。根据本发明，不会产生配线图形的不良，能够使配线图形的间距 变小。
30 图1为本发明的一个实施方式的配线电路基板的平面图。图2为图1的配线电路基板的安装部的放大平面图。图3为表示多个配线图形和多个测试端子的详细情况的平面图。 图4为用于说明配线电路基板的制造方法的工序截面图。图5为用于说明配线电路基板的制造方法的工序截面图。 图6为用于说明配线电路基板的制造方法的工序截面图。 5 图7为表示比较例的配线电路基板的多个配线图形和多个测试端子的详细情况的平面图。
具体实施方式
以下，参照附图对本发明的一个实施方式的配线电路基板及其制 io造方法进行说明。本实施方式的配线电路基板作为TAB (带自动接合) 用的带载体而被使用。(1) 配线电路基板的基本结构图1为本发明的一个实施方式的配线电路基板的平面图。 如图1所示，长尺状的配线电路基板1具有用于安装半导体芯片 5等电子部件的多个安装部11 。多个安装部11在配线电路基板1的长度 方向上，隔开规定间隔设置。在配线电路基板1的两侧部，以规定间隔形成正方形的多个走带 孑L (sprockethole) 1S，使它们在配线电路基板1的长度方向上排列。 另外，在各安装部11上形成有用于焊接电子部件的电极的例如由 20铜构成的配线图形12。(2) 安装部的结构以下，详细说明图1的安装部11。图2为图1的配线电路基板1 的安装部11的放大平面图。如图2所示，在基座绝缘层BIL的中心设置有矩形的安装区域21。 25 在该安装区域21安装半导体芯片等电子部件(未图示)。安装区域21 以外的区域称为非安装区域。以从基座绝缘层BIL的安装区域21内向非安装区域的一侧延伸的 方式形成多个配线图形]2。另外，以从基座绝缘层BIL的安装区域21 内向非安装区域的另一侧延伸的方式形成多个配线图形12。在非安装 30 区域中的多个配线图形12的端部分别设置测试端子T。在将电子部件 安装在安装区域21后，为了确认电子部件和配线图形12的连接可靠性而使用测试端子T。另外，在图2中，只表示一部分配线图形12和测试端子T,其他 的配线图形12和测试端子T的图示省略。实际上，在图2所示的多个 配线图形12之间进一步形成多个配线图形12。 5 如后所述，多个配线图形12和多个测试端子T划分为分别包含规定数目的配线图形12和规定数目的测试端子T的多个组。安装区域21内的配线图形12的部分称为内引线(inner lead)部 22。另外，非安装区域中的配线图形12的端部附近的部分和测试端子 T称为外引线(outer lead)部23。 io 在基座绝缘层BIL上以覆盖除包含两侧的外引线23的区域和安装区域21以外的配线图形12的方式形成盖绝缘层CIL。这样，配线图形 12的内引线22和外引线23露出。 (3)配线电路基板的制造方法 图3 图5为用于说明使用半添加法的配线电路基板1的制造方法 15 的工序截面图。首先，如图3 (a)所示，准备长尺状的基板30。作为长尺状基板 30例如能够使用不锈钢板、铜板或镍板等金属。接着，如图3 (b)所示，在长尺状基板30上形成基座绝缘层BIL。 基座绝缘层BIL由聚酰亚胺构成。基座绝缘层BIL的厚度优选为10 u 20m以上、100nm以下，在本实施例中为25ym。接着，如图3 (c)所示，在基座绝缘层BIL上利用溅射形成金属 薄膜31。作为金属薄膜31，如果具有导电性即可，没有特别的限制， 但优选使用铜。金属薄膜31的厚度优选为0.05ym以上、lum以下，在本实施 25 方式中为0.1um。接着，如图4 (d)所示，在金属薄膜31上形成具有规定的图形的 槽部R的电镀抗蚀剂32。电镀抗蚀剂32，例如利用千膜抗蚀剂(dry film resist)等在金属薄膜31上形成抗蚀膜，以规定的图形将该抗蚀膜曝光 后，通过显像而形成。电镀抗蚀剂32在除上述配线图形12和测试端 30子T的形成区域以外的区域形成。接着，如图4 (e)所示，在金属薄膜31上的槽部R中利用电解电镀形成导体层33。作为导体层33例如能够使用铜。导体层33的厚度 优选为5nm以上、35ixm以下，在本实施例中为8ym。接着，如图4 (f)所示，通过剥离除去电镀抗蚀剂32。另外，也 可以利用化学腐蚀(湿式蚀刻)除去电镀抗蚀剂32。 5 接着，如图4 (g)所示，通过腐蚀除去金属薄膜31的露出的区域。由此，形成由金属薄膜31和导体层33构成的配线图形12 (参照图1 和图2)。接着，如图5 (h)所示，以覆盖配线图形12的方式形成无电解镀 锡层34。之后，如图5 (i)所示，在安装部ll (参照图1和图2)的 10 规定区域中，以覆盖配线图形12和无电解镀锡层34的方式在基座绝 缘层BIL上形成盖绝缘层C1L。盖绝缘层CIL的厚度优选为6 II m以上、 50um以下，在本实施例中为20ym。由此，完成图1和图2所示的 配线电路基板l。(4)配线图形〗2和测试端子T的详细情况。 15 以下，参照
配线图形12和测试端子T的详细情况。图6为表示配线图形12和测试端子T的详细情况的平面图。图6 表示图4 (e)的工序的平面图。在图6中，点图形表示电镀抗蚀剂32。另外，在图6中，为了区别多个配线图形12和多个测试端子T， 将符号12a 12f付与配线图形12，将符号Ta Tf付与多个测试端子T。 20规定数目(在本实施方式中为6个)的配线图形12a 12f和测试端子 Ta Tf构成一个组。多个配线图形12a 12f以互相平行延伸的方式形成。多个测试端 子Ta Tf以从多个配线图形12a 12f的端部向一侧变宽的方式形成为 大致矩形。各组的多个测试端子Ta Tf以沿配线图形12a 12f的长度 25 方向排列的方式配置。以下，将配线图形12a 12f的长度方向仅简称为长度方向，将与 配线图形12a 12f的长度方向垂直的方向(宽度方向)仅简称为宽度 方向。配线图形12a 12f以此顺序长长地形成，测试端子Ta Tf以此顺 30序从图2的安装区域21离开。即，配线图形]2a最长，测试端子Ta 离安装区域21最远。另夕卜，配线图形12f最短，测试端子Tf最接近安装区域21。在图4 (e)的工序中，在配线图形12a 12f和测试端子Ta Tf 之间的区域中形成电镀抗蚀剂32。各组内的测试端子Ta Tf的一边以与邻接的组的配线图形12a平 5行的方式形成。各组内的测试端子Ta Tf和另外的邻接的组内的配线 图形]2a之间的间隔(电镀抗蚀剂32的宽度)W1 W6，如下式所示，以按此顺序减少的方式设定。 W1>W2>W3>W4>W5>W6艮P，在各组内离安装区域21最远的测试端子Ta和另外的邻接的 io组内的最接近的配线图形12a之间的间隔(电镀抗蚀剂32的宽度) Wl为最大，在各组内离安装区域21最近的测试端子Tf和另外的邻接 的组内的最接近的配线图形12a之间的间隔(电镀抗蚀剂32的宽度) W6为最小。在本实施例中，间隔Wl设定为0.023mm，间隔W2设定为 150.021画，间隔W3设定为0.019mm，间隔W4设定为0.017mm，间隔 W5设定为0.015mm，间隔W6设定为0.013mm。即，对于间隔W6 Wl ，以依此顺序逐个增大0.002mm的方式设定。各组的宽度方向的配线图形]2a 12f之间的间隔(电镀抗蚀剂32 的宽度)相等，例如为0.013mm。另外，各组的长度方向的测试端子 20Ta Tf之间的间隔(电镀抗蚀剂32的宽度)相等，例如为0.04mm。 长度方向的测试端子Ta Tf的长度大致相等，例如设定为 0.18mm。另外，宽度方向的测试端子Ta、 Tb、 Tc、 Td、 Te、 Tf的宽度例如 分别设定为0.2mm、 0.175mm、 0J54mm、 0.131mm、 0.108mm禾口 25 0.085mm。另外，在图6中，测试端子Ta Tf虽然形成为四个角分别具有圆 形的大致矩形，但测试端子Ta Tf也可以形成没有圆形的矩形。 (5)本实施方式的效果 在本实施方式中，在各组内离安装区域21最远的测试端子Ta和 30另外的邻接的组内的最接近的配线图形12a之间的间隔，比在各组内 离安装区域21最近的测试端子Tf和另外的邻接的组内的最接近的配线图形12a之间的间隔大。这样，在制造时，能够较小地维持平行配 置的多个配线图形12a 12f之间的间隔，并能够使在最长的配线图形 1,2a的端部的测试端子Ta的形成区域和另外的邻接的组的配线图形 12a的形成区域之间形成的电镀抗蚀剂32的宽度足够大。因此，能够 5防止因电镀抗蚀剂32的倒塌而在配线图形12a 12f中发生不良。另外，形成测试端子Ta Tf的配线图形12a 12f越长，越能够使 在测试端子Ta Tf的形成区域和另外的邻接的组的最接近的配线图形 12a的形成区域之间形成的电镀抗蚀剂32的宽度变大。艮P，越是容易 发生倒塌的电镀抗蚀剂32的部分，越能够使其宽度变大。因此，能够 io 充分地防止因电镀抗蚀剂32的倒塌而在配线图形12a 12f中发生不良 的现象。结果是，不会在配线图形12a 12f中发生不良，能够使配线图形 12a 12f的间距变小。(6) 其他实施方式15 长尺状基板30的材料不限于不锈钢，能够使用铜或镍等金属桐茅斗。基座绝缘层BIL的材料不限于聚酰亚胺，也可以使用聚酯，聚对 苯二甲酸乙二酯，聚醚腈，聚醚砜等其他树脂材料。另外，配线图形12的材料不限于铜，也可以使用铜合金、金、铝 等其他金属材料。20 进一步，盖绝缘层CIL的材料不限于聚酰亚胺，也可以使用聚酯、聚对苯二甲酸乙二酯薄膜、聚醚腈薄膜、聚醚砜薄膜等其他树脂材料。 另外，也可以使用贴铜叠层板等二层基础材料来形成配线图形12。(7) 本发明的各个方面的各构成要素和实施方式的各要素的对应。25 以下对本发明的各个方面的各构成要素与实施方式的各要素的对应的示例进行说明，但本发明不限于下述示例。在上述实施例中，基座绝缘层BIL为绝缘层的例子，配线图形12，12a 12f为配线图形的例子，电镀抗蚀剂32为抗蚀图的例子，观ij试端子T， Ta Tf为测试用端子部的例子，导体层33为导体层的一个例子。 30 而且，作为本发明的各个方面的各构成要素也能够使用具有本发明的各个方面所述的结构或功能的其他各种要素。(实施例)(a) 实施例在实施例中，根据上述实施方式，利用半添加法，制作具有图6 所示的配线图形12a 12f和测试端子Ta Tf的配线电路基板1。 5 在实施例中，在进行电解电镀工序时，电镀抗蚀剂32没有倒塌。(b) 比较例在比较例中，利用半添加法，形成具有图7所示的配线图形12a 12f和测试端子Ta Tf的配线电路基板1。图7为表示比较例的配线电 路基板中的配线图形12a 12f和测试端子Ta Tf的详细情况的平面 io 图。以下，对比较例中的配线图形12a 12f和测试端了 Ta Tf与实施 例中的测试端子Ta Tf和配线图形12a 12f的不同点进行说明。如图7所示，在比较例中，各组内的测试端子Ta Tf和另外的邻 接的组内的配线图形12a的间隔(电镀抗蚀剂32的宽度)W7相等地 15设定为0.012mm。各组的宽度方向的配线图形12a 12f之间的间隔(电镀抗蚀剂32 的宽度)与实施例同样相等地设定为0.013mm。另外，各组的长度方 向的测试端子Ta Tf之间的间隔(电镀抗蚀剂32的宽度)与实施例 同样相等地设定为0.04mm。 20 长度方向的测试端子Ta Tf的长度与实施例同样相等地设定为0.018mm。宽度方向的测试端子Ta、 Tb、 Tc、 Td、 Te、 Tf的宽度分别设定为 0.211mni、 0.188mm、 0.165mm、 0.141mm、 0.118mm禾卩0.095mm。在比较例中，在电解电镀的工序时，如图7中X号所示，在各组 25内离安装区域21最远的测试端子Ta和另外的邻接的组内的最接近的 配线图形12a之间的电镀抗蚀剂32倒塌，在配线图形12a中发生不良。
权利要求
1.一种配线电路基板，其具有应该安装电子部件的安装区域和不安装电子部件的非安装区域，其特征在于，包括具有所述安装区域和所述非安装区域的绝缘层；和从所述绝缘层上的所述安装区域内向所述非安装区域内形成的多个配线图形；所述非安装区域的所述多个配线图形的端部向一侧宽度变宽，由此，分别形成多个测试用端子部，所述多个测试用端子部一侧的所述多个配线图形的部分互相平行的配置，所述多个配线图形划分为分别包含2个以上的规定数目的配线图形的多个组，各组内的所述规定数目的测试用端子部沿配线图形的长度方向配置，在各组内离所述安装区域最远的测试用端子部和另外的邻接的组内的最接近的配线图形之间的间隔，比在各组内离所述安装区域最近的测试用端子部和所述另外的邻接的组内的最接近的配线图形之间的间隔大。
2. 如权利要求l所述的配线电路基板，其特征在于各组内的所述规定数目的测试用端子部和所述另外的邻接的组内的最接近的配线图形之间的间隔，越离开所述安装区域越变大。
3. —种配线电路基板的制造方法，其是具有应该安装电子部件的 安装区域和不安装电子部件的非安装区域的配线电路基板的制造方 法，其特征在于，包括在具有所述安装区域和所述非安装区域的绝缘层上，除了应该形 成从所述安装区域内向所述非安装区域内延伸的多个配线图形的区 域，形成抗蚀图的工序；除了形成有所述抗蚀图的区域，在所述绝缘层上形成导体层的工 30 序；禾口通过除去所述抗蚀图，在所述绝缘层上形成所述多个配线图形的 工序，所述非安装区域的所述多个配线图形的端部向一侧宽度变宽，由 此，分别形成多个测试用端子部， 5 所述多个测试用端子部一侧的所述多个配线图形的部分互相平行 的配置，所述多个配线图形被划分为分别包含2个以上的规定数目的配线 图形的多个组，各组内的所述规定数目的测试用端子部沿配线图形的长度方向配10 置，在形成所述抗蚀图的工序中，以使在各组内离所述安装区域最远 的测试用端子部和另外的邻接的组内的最接近的配线图形之间的间 隔，比在各组内离所述安装区域最近的测试用端子部和所述另外的邻 接的组内的最接近的配线图形之间的间隔大的方式，形成所述抗蚀图。
4.如权利要求3所述的配线电路基板的制造方法，其特征在于 在形成所述抗蚀图的工序中，以使各组内的所述规定数目的测试 用端子部和所述另外的邻接的组内的最接近的配线图形之间的间隔， 越远离所述安装区域越变大的方式，形成所述抗蚀图。
全文摘要
本发明提供一种配线电路基板。多个配线图形以互相平行延伸的方式形成。多个测试端子以从多个配线图形的端部向一侧宽度变宽的方式形成为大致矩形状。各组的多个测试端子以沿配线图形的长度方向排列的方式配置。配线图形依次较长地形成，测试端子依次远离安装区域。各组内的测试端子和另外的邻接的组内的配线图形之间的间隔(电镀抗蚀剂的宽度)以依次减少的方式被设定。
文档编号H01L21/48GK101236949SQ200810008938
公开日2008年8月6日 申请日期2008年1月31日 优先权日2007年1月31日
发明者水谷道, 石丸康人, 谷惠海子 申请人:日东电工株式会社