专利名称：：配线电路基板与电子部件的连接结构的制作方法
技术领域：
：本发明涉及配线电路基板与电子部件的连接结构。
背景技术：
：在配线电路基板中安装有半导体芯片等各种电子部件。在这种情况下，例如通过热熔接使配线电路基板的端子部与电子部件的端子连接(例如日本特开2006-13421号公报)。具体而言，例如以覆盖配线电路基板的端子部的表面的方式形成锡(Sn)镀层，在安装电子部件时使端子部的锡镀层热熔融。由此，将配线电路基板的端子部与电子部件的端子可靠地连接在一起。但是，随着配线电路基板的细间距化，邻接的端子部间的距离变短。因此，在进行热熔接时，熔融的锡镀层在邻接的端子部之间相互接触，可能发生短路。
发明内容本发明的目的是提供一种防止热熔接时短路的发生的配线电路基板与电子部件的连接结构。(1)根据本发明的一个方面的配线电路基板与电子部件的连接结构，是配线电路基板与电子部件的端子的连接结构，配线电路基板具有绝缘层、和形成在绝缘层上的线状的导体图案，导体图案具有端子部，端子部包括具有第一宽度的第一区域、和具有比第一宽度小的第二宽度的第二区域，至少第二区域被厚度为0.07um以上0.25Pm以下的含锡镀层覆盖，电子部件的端子与配线电路基板的第二区域热熔接，第二区域的一个侧边位于比电子部件的端子的一个侧边更靠内侧0.5um以上的位置，第二区域的另一个侧边位于比电子部件的端子的另一个侧边更靠内侧0.5um以上的位置，在与端子部的宽度方向正交的方向上，第一区域和电子部件的端子之间形成20um以上的间隔。在本发明的配线电路基板与电子部件的连接结构中，在配线电路基板的第二区域与电子部件的端子接触的状态下，使覆盖配线电路基板的第二区域的含锡镀层热熔融。通过使该镀层硬化，使得配线电路基板的第二区域与电子部件的端子热熔接。在这种情况下，通过使配线电路基板的第二区域的一个侧边位于比电子部件的端子的一个侧边更靠内侧0.5ym以上的位置，第二区域的另一个侧边位于比电子部件的端子的另一个侧边更靠内侧0.5um以上的位置，能够防止热熔融的镀层溢出到电子部件的端子的外侧。另外，通过在与端子部的宽度方向正交的方向上，在第一区域和电子部件的端子之间形成20nm以上的间隔，能够防止热熔融的镀层从第一区域流入电子部件的端子。由此，能够充分地防止热熔融的镀层溢出到电子部件的端子的外侧。而且，使镀层的厚度为0.07Pm以上能够确保端子部与电子部件的端子的连接可靠性，并且通过使镀层的厚度为0.25nm以下，能够防止热熔融的镀层的量过剩。由此，能够可靠地防止热熔融的锡镀层溢出到电子部件的端子的外侧。因此，即使在电子部件中多个端子相互邻近设置、并且配线电路基板中多个端子部相互邻近设置的情况下，也能够防止热熔融的镀层在邻接的端子部间接触。结果，能够防止在邻接的端子部间发生短路。另外，端子部的第一区域的宽度大于第二区域的宽度，因此能够确保端子部和基底绝缘层的密接性。因此，能够防止端子部从基底绝缘层剥离。(2)第二区域的两个侧边也可以分别位于比第一区域的两个侧边更靠内侧的位置。这种情况下，能够充分地防止在第二区域的两侧热熔融的镀层溢出到比第一区域更外侧的位置。由此，能够可靠地防止在邻接的端子部之间发生短路。(3)配线电路基板还可以具有以覆盖除了端子部之外的导体图案的方式形成在基底绝缘层上的覆盖绝缘层。这种情况下，能够防止导体图案的损伤，同时能够防止导体图案从基底绝缘层剥离。(4)也可以是，以lOum以下的间隔设置有多个电子部件的端子，以与电子部件的多个端子相对应的方式设置有多个配线电路基板的端子部。这种情况下，能够防止端子部间的短路，实现配线电路基板的细间距化。图1是表示本发明的一个实施方式的配线电路基板的图。图2是表示配线电路基板与电子部件的连接结构的图。图3是表示配线电路基板与电子部件的连接结构的图。图4是用于说明配线电路基板的配线图案和电子部件的隆起焊盘(bump)的细节的平面图。图5是表示现有的配线电路基板的问题点的示意侧视图。图6是表示配线图案的变形例的平面图。图7是表示配线图案的变形例的平面图。具体实施例方式下面，参照附图，对本发明的一个实施方式的配线电路基板与电子部件的连接结构进行说明。(1)结构图1(a)是本实施方式的配线电路基板的平面图，图1(b)是图1(a)的配线电路基板的P-P截面图。如图1(a)和图1(b)所示，配线电路基板50具有例如由聚酰亚胺构成的基底绝缘层1。在基底绝缘层1上设置有矩形的区域S。以从区域S的相互相对的两个边的内侧向外侧延伸的方式形成有多个配线图案2。各配线图案2包括前端部21、连接部22和信号传送部23(图1(a))。前端部21的宽度与信号传送部23的宽度相互等同，连接部22的宽度小于前端部21和信号传送部23的宽度。在该实施方式中，前端部21和连接部22构成端子部。在图l的例子中，前端部21、连接部22和信号传送部23的一部分位于基底绝缘层1的区域S上。另外，各配线图案2包括导体层2a和锡镀层2b(图1(b))。导体层2a例如由铜构成，形成在基底绝缘层1上。以覆盖导体层2a的表面的方式形成锡镀层2b。以覆盖多个配线图案2的方式在基底绝缘层1上形成例如由聚酰亚胺构成的覆盖绝缘层4。覆盖绝缘层4在区域S上具有开口4a。配线图案2的前端部21、连接部22和信号传送部23的一部分露出在覆盖绝缘层4的开口4a内。作为配线电路基板50的制造方法，可以使用减去法(Subtractive)和半加法中的任一种。另外，也可以组合使用减去法和半加法。(2)配线电路基板与电子部件的连接接着，对图1所示的配线电路基板50与电子部件的连接结构进行说明。图2是表示配线电路基板50与电子部件的连接结构的立体图。图3(a)是表示配线电路基板50与电子部件的连接结构的平面图，图3(b)是图3(a)的Q-Q截面图。而且，在图2和图3中，以覆盖绝缘层4朝向下方的状态表示配线电路基板50。另外，为了明确地表示配线电路基板50与电子部件的连接结构，以透过状态表示基底绝缘层1。图2和图3所示的电子部件60例如是半导体芯片。如图2所示，在电子部件60的一面上以沿着相互平行的两个边的方式设置有多个凸状的隆起焊盘61。配线电路基板50的配线图案2的数量和配置，与电子部件60的隆起焊盘61的数量和配置相对应地设定。如图3(a)和图3(b)所示，在电子部件60的安装时，配线电路基板50的各配线图案2的连接部22和电子部件60的各隆起焊盘61通过热熔接而连接。即，通过在各配线图案2的连接部22和各隆起焊盘61接触的状态下，使连接部22的锡镀层2b(图3b))热熔融，之后使锡镀层2b硬化，能够使连接部22与隆起焊盘61热熔接。在本实施方式中，通过将各配线图案2的前端部21、连接部22和信号传送部23设定为规定的形状，能够确保配线图案2与基底绝缘层1的密接性，并且能够防止在热熔融时发生短路。(3)配线电路基板的端子部和电子部件的隆起焊盘的细节在此，对配线电路基板50的配线图案2和电子部件60的隆起焊盘61的细节进行说明。图4是用于说明配线电路基板50的配线图案2和电子部件60的隆起焊盘61的细节的平面图。如图4所示，设定配线图案2的连接部22中的导体层2a的宽度(以下称为连接导体宽度)W1小于电子部件60的隆起焊盘61在配线图案2的宽度方向上的长度(以下称为隆起焊盘宽度)W2。另外，设定连接部22的导体层2a的长度(以下称为连接导体长度)Ll大于配线图案2的长度方向上的隆起焊盘61的长度(以下称为隆起焊盘长度)L2。沿着长度方向，配线图案2的连接部22的导体层2a的一边和隆起焊盘61的一边之间的距离Al、以及连接部22的导体层2a的另一边和隆起焊盘61的另一边之间的距离A2，分别设定为0.5^m以上。在距离A1、A2小于0.5^m的情况下，产生下述问题。图5是表示距离Al、A2较短时的问题点的示意侧面图。在距离A1、A2较短的情况下，如图5所示，在连接部22和隆起焊盘61热熔接时，热熔融的锡镀层2b容易溢出到各隆起焊盘61的外侧。由此，热熔融的锡镀层2b在邻接的连接部22之间接触，发生短路。与此相对，如果距离A1、A2为0.5um以上，如图3(b)所示，则能够防止热熔融的锡镀层2b溢出到隆起焊盘61的外侧。由此，能够防止邻接的连接部22之间的短路。另夕卜，距离A1、A2优选在5um以下。在此情况下，通过使距离Al、A2在5ym以下，能够使连接导体宽度Wl维持在适当的大小。即，连接导体宽度W1不会变得过小。由此，能够确保连接部22与隆起焊盘61的连接可靠性。而且，为了更加可靠地确保连接部22与隆起焊盘61的连接可靠性，并且更加可靠地防止邻接的连接部22之间的短路，距离A1、A2更优选在2ym以上5"m以下。连接导体宽度Wl优选在10um以上18Pm以下。另外，隆起焊盘宽度W2优选在12um以上20um以下。沿着宽度方向，配线图案2的前端部21的导体层2a的一边和隆起焊盘61的一边之间的距离Bl、以及信号传送部23的导体层2a的一边和隆起焊盘61的另一边之间的距离B2，分别设定为20um以上。在该情况下，能够防止连接部22附近的配线图案2的前端部21或者信号传送部23的部分的锡镀层2b热熔融并流入至隆起焊盘61上。由此，能够防止热熔融的锡镀层2b溢出到隆起焊盘61的外侧，防止连接部22之间的短路的发生。另外，优选距离B1、B2在30um以下。在这种情况下，能够可靠地确保导体层2a和基底绝缘层1的密接性。而且，为了更加可靠地确保导体层2a和基底绝缘层1的密接性，并且更加可靠地防止连接部22间的短路的发生，距离B1、B2更优选在20um以上25um以下。连接导体长度L1优选在120um以上140um以下。另外，隆起焊盘长度L2优选在60ixm以上80um以下。配线图案2的前端部21中的导体层2a的宽度(以下称为前端导体宽度)W3和配线图案2的信号传送部23中的导体层2a的宽度(以下称为传送导体宽度)W4，分别为12um以上20um以下。另外，前端部21的导体层2a的长度(以下称为前端导体长度)L3优选为16nm以上20um以下。在这种情况下，能够充分确保导体层2a和基底绝缘层1的密接性。锡镀层2b的厚度设定为0.07um以上0.25um以下。在这种情况下，通过使锡镀层2b的厚度为0.07um以上，能够确保连接部22与电子部件60的隆起焊盘61的连接可靠性。另外，通过使锡镀层2b的厚度在0.25!1111以下，能够防止热熔融的锡镀层2b的量过剩。由此，能够防止热溶融的锡镀层2b溢出到隆起焊盘61的外侧，防止连接部22之间的短路的发生。而且，为了更加可靠地确保连接部22与隆起焊盘61的连接可靠性，并且更加可靠地防止连接部22之间的短路的发生，锡镀层2b的厚度优选为0.10"m以上0.20ixm以下。电子部件60的邻接的隆起焊盘61之间的距离优选为8um以上10um以下。在这种情况下，能够防止连接部22之间的短路的发生，并且能够实现配线电路基板50的细间距化。(4)实施例和比较例准备由聚酰亚胺和铜箔构成的双层基材，通过以规定的图案蚀刻铜箔，在基底绝缘层1上形成导体层2a。接着，通过在导体层2a的表面上覆盖锡镀层2b而形成配线图案2。接着，以覆盖多个配线图案2的方式在基底绝缘层1上形成覆盖绝缘层4，获得配线电路基板50。另外，作为电子部件60，准备具有多个金(Au)隆起焊盘的半导体芯片。通过调整配线电路基板50的前端导体宽度W3、传送导体宽度W4、连接导体宽度W1、和连接导体长度L1，将上述距离A1、A2和距离B1、B2设定为各种值。另外，将锡镀层2b的厚度设定为各种值。而且，将前端导体长度L3设定为18um。另外，电子部件60的隆起焊盘61的隆起焊盘宽度W2为18um，隆起焊盘长度L2为80um。另外，邻接的隆起焊盘61的隆起焊盘宽度方向上的间隔为9um。(4-1)实施例1~6<table>tableseeoriginaldocumentpage10</column></row><table>0.5um以上lum以下的范围中，距离B1、B2相互等同地设定在20um以上25um以下的范围中。另外，锡镀层2b的厚度设定在0.07um以上0.25um以下的范围中。(4-2)比较例14<table>tableseeoriginaldocumentpage11</column></row><table>如表2所示，在比较例1~4中，距离Al、A2相互等同地设定在O.lum以上lum以下的范围中，距离B1、B2相互等同地设定在15um以上25um以下的范围中。另外，锡镀层2b的厚度设定在0.05um以上0.28um以下的范围中。(4-3)评价在实施例16和比较例14中表示的条件下，通过热熔融连接配线电路基板50的连接部22和电子部件60的隆起焊盘61，调查短路的发生率。结果表示在表3中。此处，如图5所示，短路是指已热熔融的锡镀层2b在邻接的连接部22之间接触的情况。<table>tableseeoriginaldocumentpage12</column></row><table>如表13所示，在距离A1、A2设定在0.5nm以上lum以下的范围中的实施例1~3中没有发生短路，而在距离Al、A2设定为0.1ym的比较例l中发生短路。由此可知，通过将距离A1、A2设定为0.5Um以上能够防止短路的发生。另外，在距离B1、B2为20um的实施例4中没有发生短路，而在距离B1、B2设定为15um的比较例2中发生短路。由此可知，通过将距离Bl、B2设定为20ym以上能够防止短路的发生。另外，在锡镀层2b的厚度设定为0.07um的实施例5和设定为0.25Um的实施例6中没有发生短路，而在锡镀层2b的厚度设定为0.28um的比较例4中发生短路。另外，在锡镀层2b的厚度设定为0.05um的比较例3中，虽然没有发生短路，但是连接部22与隆起焊盘61的电连接不好。由此可知，通过将锡镀层2b的厚度设定在0.07ym以上0.25Pm以下的范围中能够防止短路的发生。根据这些结果可知，通过将距离A1、A2设定为0.5um以上、将距离B1、B2设定为20um以上、将锡镀层2b的厚度设定在0.07nm以上0.25um以下的范围中，能够充分地防止短路的发生。(5)其他实施方式在上述实施方式中，配线图案2的信号传送部23的宽度设定得比连接部22的宽度大，但是并不局限于此。图6是表示配线图案2的变形例的平面图。在图6的例子中，配线图案2的信号传送部23的宽度设定得与连接部22的宽度相等。而且，信号传送部23被覆盖绝缘层4覆盖，由此能够确保信号传送部23和基底绝缘层1的密接性。在上述实施方式中，配线图案2的前端部21为矩形，但是如果能够充分确保前端部21和基底绝缘层1的密接性，则能够将前端部21形成为任何形状。例如，如图7所示，配线图案2的前端部21也可以形成为大致圆形。另外，配线图案2的前端部21也可以形成为三角形、U字形等其他形状。基底绝缘层1和覆盖绝缘层4的材料不局限于聚酰亚胺，可以使用聚酰亚胺膜、聚对苯二甲酸乙二酯膜、聚醚腈膜、聚醚砜膜等其他绝缘材料。配线图案2的材料不局限于铜，也可以使用铜合金、金、铝等其他金属材料。本发明能够适用于挠性配线电路基板、刚性配线电路基板等各种配线电路基板。另外，作为电子部件60，不局限于半导体芯片，也可以使用电容器等其他电子部件。(6)权利要求的各构成要素和实施方式的各要素的对应下面，对权利要求的各构成要素和实施方式的各要素的对应的例子进行说明，但是本发明并不局限于下述例子。在上述实施方式中，导体层2a是导体图案的例子，前端导体宽度W3是第一宽度的例子，连接导体宽度W1是第二宽度的例子，前端部21是第一区域的例子，连接部22是第二区域的例子。作为权利要求的各构成要素，也可以使用具有在权利要求中记载的结构或机能的其他各种要素。权利要求1.一种配线电路基板与电子部件的连接结构，其是配线电路基板与电子部件的端子的连接结构，其特征在于所述配线电路基板具有绝缘层、和形成在所述绝缘层上的线状的导体图案，所述导体图案具有端子部，所述端子部包括具有第一宽度的第一区域、和具有比所述第一宽度小的第二宽度的第二区域，至少所述第二区域被具有0.07μm以上0.25μm以下的厚度的含锡镀层覆盖，所述电子部件的端子和所述配线电路基板的所述第二区域热熔接，所述第二区域的一个侧边位于比所述电子部件的端子的一个侧边更靠内侧0.5μm以上的位置，所述第二区域的另一个侧边位于比所述电子部件的端子的另一个侧边更靠内侧0.5μm以上的位置，在与所述端子部的宽度方向正交的方向上，所述第一区域和所述电子部件的端子之间形成有20μm以上的间隔。2.如权利要求1所述的配线电路基板与电子部件的连接结构，其特征在于所述第二区域的两个侧边分别位于比所述第一区域的两个侧边更靠内侧的位置。3.如权利要求1所述的配线电路基板与电子部件的连接结构，其特征在于所述配线电路基板还具有以覆盖除了所述端子部之外的所述导体图案的方式形成在所述基底绝缘层上的覆盖绝缘层。4.如权利要求1所述的配线电路基板与电子部件的连接结构，其特征在于以10um以下的间隔设置有多个所述电子部件的所述端子，以与所述电子部件的所述多个端子相对应的方式设置有多个所述配线电路基板的所述端子部。全文摘要本发明提供一种配线电路基板与电子部件的连接结构，各配线图案由导体层和锡镀层构成，包括前端部、连接部和信号传送部。前端部的宽度和信号传送部的宽度相互等同，连接部的宽度小于前端部和信号传送部的宽度。在电子部件的安装时，通过热熔融连接各配线图案的连接部和电子部件的各隆起焊盘。距离(A1、A2)设定为0.5μm以上。距离(B1、B2)设定为20μm以上。锡镀层的厚度设定为0.07μm以上0.25μm以下。文档编号H05K3/34GK101339935SQ20081021473公开日2009年1月7日申请日期2008年7月2日优先权日2007年7月2日发明者江部宏史,石丸康人申请人:日东电工株式会社