发光器件及其制造方法

专利名称：发光器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。注意，在本说明书中， 半导体器件是指通过利用半导体特性来发挥功能的所有装置。
背景技术：
近年来，信息化社会进一步发展，对于个人计算机、手机等信息 通讯器的高速化、大容量化、小型化、轻量化等的要求提高。在这种趋势中，对于LSI(大规模集成)的高集成化、高速化、低耗电化的 要求提高，结果，需要实现构成LSI的各个晶体管的高功能化、微细 化。这里，将现有的薄膜晶体管的模式图示出于图12。图12A示出 了薄膜晶体管的俯视图，图12B相当于沿图12A中的虚线0-P间的 截面图，图12C相当于沿图12A中的虚线Q-R间的截面图。另外， 图12A中部分省略构成薄膜晶体管的薄膜等。在薄膜晶体管中，在衬底9000上中间夹着基底绝缘层9002设置 有岛状半导体层9006。在半导体层9006上中间夹着栅极绝缘层9004 设置有用作栅电极的导电层9012。另外，半导体层9006具有形成在 中间夹着栅极绝缘层9004与导电层9012重叠的区域的沟道形成区域 9008、以及源区或漏区9010。而且，在栅极绝缘层9004及导电层9012 上设置有层间绝缘层9014，并且在该层间绝缘层上设置有用作源电极 或漏电极的导电层9016。导电层9016与半导体层9006电连接。当进行晶体管的高功能化、微细化时，也在研究各种结构的薄膜 晶体管。例如，推进了栅极绝缘层的薄膜化，以便实现晶体管的高速 化、微细化。例如，专利文献l公开了如下内容通过将离子化了的氢引入到半导体层来使该半导体层的表面臭氧氧化，而可以实现栅极绝缘层的 薄膜化，并且形成具有良好特性的薄膜晶体管。专利文献1日本专利申请特开2003-289079号公报 然而，专利文献l所记栽的形成薄膜化了的栅极绝缘层的方法需 要增加制造工序，如将离子化了的氢引入到半导体层的工序、在使该 半导体层的表面臭氧氧化之后从半导体层脱氢原子的热处理工序等， 而且臭氧氧化也需要一定程度的处理时间，因此，生产率降低，而不 适合于批量生产。另外，若将栅极绝缘层薄膜化，则显著出现由半导 体层端部的覆盖不良而导致的漏电流等的问题，容易降低可靠性。而 且，在由通过照射激光使硅薄膜结晶而成的晶体硅形成的薄膜晶体管 中，晶粒界面形成得不规则，并且结晶的晶面方位也不均匀。由此， 阈值电压大幅度地不均匀，容易影响到工作特性。而且，由于支撑半 导体层的衬底具有绝缘性，因此还具有结构上的缺点如不能施加衬底 偏压。发明内容鉴于上述问题，本发明的目的在于提供一种半导体器件及其制造 方法，该半导体器件具有提高了工作特性及可靠性的新颖结构。本发明是具有由在绝缘表面上的半导体层构成元件的所谓SOI 结构的半导体器件，其中该半导体层被局部薄膜化，并且在该被薄膜 化的区域设置沟道形成区域。半导体层设置为島状，并且至少具有设置在一对杂质区域之间的 沟道形成区域。另外，在沟道形成区域上以横穿半导体层的方式设置 有形成栅电极的导电层。在沟道形成区域和形成栅电极的导电层之间 设置有绝缘层。另外，半导体层中的被局部薄膜化的区域具有10nm至25nm的 厚度。由此，沟道形成区域优选形成为具有10nm至25nm的厚度。另外，在本发明中，与岛状半导体层的侧面接触而设置绝缘层。 本发明至少具有如下结构在栅电极及岛状半导体层的端部重叠的区域，设置在沟道形成区域和形成栅电极的导电层之间的绝缘层覆盖与 半导体层的侧面接触而设置的绝缘层。本发明的具体结构如下具有设置在村底上且包括设置在一对杂 质区域之间的沟道形成区域的岛状半导体层、与半导体层的侧面接触 而设置的第一绝缘层、设置在沟道形成区域上且以横穿半导体层的方 式设置的栅电极、以及设置在沟道形成区域及栅电极之间的第二绝缘 层。半导体层被局部薄膜化，在被薄膜化的区域设置有沟道形成区域， 并且第二绝缘层至少覆盖第一绝缘层，该第一绝缘层设置在重叠于栅 电极的区域的半导体层的侧面。另外，本发明的另一结构如下具有设置在衬底上且包括设置在 一对杂质区域之间的沟道形成区域和与杂质区域接触而设置的硅化 物区域的岛状半导体层、与半导体层的侧面接触而设置的第一绝缘 层、设置在沟道形成区域上且以横穿半导体层的方式设置的栅电极、 设置在沟道形成区域及栅电极之间的第二绝缘层、以及设置在栅电极 的侧面的第三绝缘层。半导体层被局部薄膜化，在被薄膜化的区域设 置有沟道形成区域，并且第二绝缘层至少覆盖第一绝缘层，该第一绝 缘层设置在重叠于栅电极的区域的半导体层的侧面。另外，本发明的另一结构如下具有设置在衬底上且包括设置在 一对杂质区域之间的沟道形成区域和与杂质区域接触而设置的硅化 物区域的岛状半导体层、与半导体层的侧面接触而设置的第一绝缘 层、设置在沟道形成区域上且以横穿半导体层的方式设置的栅电极、 设置在沟道形成区域及栅电极之间的第二绝缘层、设置在栅电极的侧 面的第三绝缘层、以及与硅化物区域上面接触而设置且中间夹着硅化 物区域与杂质区域电连接的导电层。半导体层被局部薄膜化，在被薄 膜化的区域设置有沟道形成区域，并且第二绝缘层至少覆盖第一绝缘 层，该第一绝缘层设置在重叠于栅电极的区域的半导体层的侧面。在上述结构中，硅化物区域还可以添加有赋予与杂质区域相同导 电类型的杂质元素。另外，在上述结构中，设置在沟道形成区域及栅电极之间的第二绝缘层优选具有lnm至20nm的厚度。另外，在上述结构中，半导体层可以在沟道形成区域和杂质区域 之间还包括低浓度杂质区域，低浓度杂质区域中添加有赋予与所述杂 质区域相同的导电类型的杂质元素，并且其浓度低于所述杂质区域的 浓度。另外，根据本发明的半导体器件的特征如下在衬底上形成烏状 半导体层，与半导体层的侧面接触而形成第一绝缘层，选择性地蚀刻半导体层将它局部薄膜化，在半导体层上形成第二绝缘层，在半导体 层中的薄膜化了的区域及第二绝缘层上以横穿半导体层的方式形成 栅电极，以该栅电极为掩模向半导体层添加杂质元素，以自对准的方 式形成以对杂质区域和在该一对杂质区域之间的沟道形成区域。另外，本发明的另一结构如下在衬底上形成岛状半导体层，与 半导体层的侧面接触而形成第一绝缘层，选择性地蚀刻半导体层将它 局部薄膜化，在半导体层上形成第二绝缘层，半导体层的薄膜化了的 区域及第二绝缘层上以横穿半导体层的方式形成栅电极，以该栅电极为掩模向半导体层添加杂质元素，以自对准的方式形成一对杂质区域 和在该一对杂质区域之间的沟道形成区域，与栅电极的侧面接触而形 成第三绝缘层，以该第三绝缘层及栅电极为掩模选择性地蚀刻第二绝 缘层来选择性地露出半导体层，在至少在露出了的半导体层上形成金 属层之后通过进行热处理使半导体层及金属层接触的区域的一部分 形成硅化物，而在半导体层的一部分中形成硅化物区域。另外，本发明的其他结构如下在衬底上形成岛状半导体层，与 半导体层的侧面接触而形成第一绝缘层，选择性地蚀刻半导体层并将 它局部薄膜化，在半导体层上形成第二绝缘层，半导体层中的被薄膜 化的区域及第二绝缘层上以横穿半导体层的方式形成栅电极，与该栅 电极的侧面接触而形成第三绝缘层，以该第三绝缘层及栅电极为掩模 选择性地蚀刻第二绝缘层来选择性地露出半导体层，以栅电极及第三 绝缘层为掩模向半导体层添加杂质元素，以自对准的方式形成一对杂 质区域和在该一对杂质区域之间的沟道形成区域，至少在露出了的半导体层上形成金属层并且通过进行热处理，使半导体层及金属层接触 的区域的一部分形成硅化物，而在半导体层的一部分中形成硅化物区 域。在上述结构中，金属层优选使用选自镍(Ni)、钛(Ti)、钴(Co) 和铂(Pt)的金属元素或包含该金属元素的合金材料形成。另外，在上述结构中，通过与硅化物区域接触而形成导电层，可 以将导电层和杂质区域电连接。另外，在上述结构中，以覆盖与重叠于上述栅电极的区域的半导 体层的侧面接触而形成的第一绝缘层的方式形成第二绝缘层。另外，在上述结构中，优选选择性地蚀刻半导体层，使薄膜化了 的区域具有10nm至25nm的厚度。由此，沟道形成区域优选形成为 具有10nm至25nm的厚度。通过应用本发明来将半导体层局部薄膜化且在该薄膜化了的区 域形成沟道形成区域，可以提高半导体器件的工作特性。另外，通过 应用本发明，可以防止起因于半导体层端部的缺陷，而可以提供可靠 性高的半导体器件。由此，可以实现半导体器件的高功能化。


图1A至1C是示出根据本发明的半导体器件的主要结构的例子的图；图2A至2E是示出根据本发明的半导体器件的制造方法的例子的图；图3A至3D是示出根据本发明的半导体器件的制造方法的例子的图；图4A至4E是示出根据本发明的半导体器件的制造方法的例子的图；图5A至5C是示出根据本发明的半导体器件的主要结构及制造 方法的例子的图；图6A至6D是示出根据本发明的半导体器件的制造方法的例子的图；图7A至7C是示出根据本发明的半导体器件的制造方法的例子的图；图8A至8C是示出根据本发明的半导体器件的主要结构的例子的图；图9A至9E是示出根据本发明的半导体器件的制造方法的例子的图；图10A至10C是示出根据本发明的半导体器件的主要结构及制 造方法的例子的图；图11A和11B是示出根据本发明的半导体器件的主要结构的例子的图；图12A至12C是示出现有的半导体器件的结构例子的图； 图13A至13D是示出根据本发明的半导体器件的制造方法的例 子的图；图14是示出等离子体处理装置的结构的例子的图； 图15A至15C是示出根据本发明的半导体器件的主要结构的例 子的图；图16A至16D是示出根据本发明的半导体器件的制造方法的例 子的图；图17A至17D是示出根据本发明的半导体器件的制造方法的例子的图；图18A和18B是示出根据本发明的半导体器件的制造方法的例子的图；图19A至19C是示出根据本发明的半导体器件的制造方法的例子的图；图20A至20E是示出根据本发明的半导体器件的制造方法的例子的图；图21A至21D是示出根据本发明的半导体器件的制造方法的例子的图；图22A和22B是示出根据本发明的半导体器件的制造方法的例 子的图；图23是示出根据本发明的半导体器件的一例的框图； 图24是示出根据本发明的半导体器件的一例的立体图； 图25A至25H是示出根据本发明的使用方式的例子的图； 图26A至26C是示出根据本发明的半导体器件的一例的俯视图 及截面图；图27A至27D是描述能应用于根据本发明的半导体器件的天线的图；图28A至28C是示出根据本发明的半导体器件的一例的框图及 示出使用方式的例子的图；图29A至29D是示出根据本发明的半导体器件的制造方法的例 子的图；图30A至30C是示出根据本发明的半导体器件的主要结构的例 子的图。
具体实施方式
下面，参照

本发明的实施方式。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变 换为各种各样的形式。因此，本发明不应该被解释为只限定在以下所示的实施方式所记载的内容中。另外，在以下说明的本发明的结构中， 在不同附图中共同使用相同符号来表示相同的部分。 实施方式1图1是用来说明根据本发明的半导体器件的主要结构的俯视图 及截面图。图1特别示出了薄膜晶体管的结构，其中图1A表示俯视 图，图1B表示沿图1A中的虛线O-P间的截面图，图1C表示沿图 1A中的虚线Q-R间的截面图。注意，图1A中部分省略薄膜等。在图1中所示的半导体器件包括在村底102上中间夹着绝缘层104而设置的薄膜晶体管100。薄膜晶体管100包括设置为岛状的半 导体层105、与该岛状半导体层105的侧面接触而设置的绝缘层112、 设置在半导体层105的一个表面上的绝缘层114、中间夹着该绝缘层 114设置在半导体层105上的导电层116及导电层118、以及在半导 体层105上中间夹着绝缘层114和绝缘层120而设置的形成源电极或 漏电极的导电层122。导电层122中间夹着绝缘层114和绝缘层120 与半导体层105电连接。栅电极119由导电层116及导电层118的叠层结构形成。以横穿 岛状半导体层105的方式设置栅电极119。另外，在图l中虽然示出 了釆用导电层116和导电层118这两层的叠层结构而形成栅电极的例 子，但本发明不特别限制。例如，也可以釆用单层结构或三层以上的 叠层结构。另外，既可以将作为栅电极形成的导电层的侧面形成为锥 形，又可以采用由两层以上的导电层构成的叠层结构并且将各个层的 锥形角设定为不同。另外，在釆用导电层的叠层结构来形成栅电极的 情况下，既可以以各个层的宽度(在与载流子在沟道形成区域中流动 的方向(将源区和漏区连接的方向)平行的方向上的长度)大致一致 的方式形成栅电极，又可以以下层的导电层的宽度大于上层的导电层 的宽度的方式形成栅电极。此外，也可以与栅电极的侧面接触而形成 称为侧壁的绝缘层(在下文中也称为侧壁绝缘层)。设置为岛状的半导体层105具有被局部薄膜化的区域。半导体层 105包括沟道形成区域106、用作LDD区域的一对杂质区域108、以 及用作源区或漏区的一对杂质区域110。以下，在本说明书中将用作 LDD区域的杂质区域也称为低浓度杂质区域。并且，将用作源区或漏 区的杂质区域也称为高浓度杂质区域。在本实施方式中，它们分别是 低浓度杂质区域108和高浓度杂质区域110。半导体层105的厚度为0.5nm至200nm，优选为10nm至50nm。 另外，被薄膜化的区域的半导体层105的厚度为0.5nm至30nm，优 选为10nm至25腿。另外，设置为島状的半导体层105的端部可以是锥形。例如，半导体层105的端部既可以是锥形角为45度以上且小于95度，优选为 60度以上且小于95度的形状，又可以是锥形角为小于45度的坡度緩 慢的形状。注意，锥形角是指在具有锥形的层中，由该层的侧面和底 面形成的倾斜角。这里，锥形具有近于90度的锥形角。沟道形成区域106位于一对高浓度杂质区域110之间，并且低浓 度杂质区域108分别位于沟道形成区域106和高浓度杂质区域110之 间。换句话说，沟道形成区域106位于一对高浓度杂质区域110之间 及一对低浓度杂质区域108之间，并与 一对低浓度杂质区域108接触。 另外，在高浓度杂质区域IIO中以高于低浓度杂质区域108的浓度添 加有赋予一种导电类型的杂质元素。通过在半导体层105中的沟道形 成区域106和高浓度杂质区域110之间形成低浓度杂质区域108,可 以緩和漏区附近的电场，结果，可以抑制热栽流子的产生。热栽流子 的产生成为阈值电压不稳定地改变的原因，并且有可能大幅度地降低 工作特性和可靠性。特别在使元件微细化，例如缩短沟道长度(在与载流子在沟道形成区域中流动的方向(将源区和漏区连接的方向)平 行的方向上的长度)时，漏区附近成为高电场的问题很明显。因此， 形成用作LDD区域的低浓度杂质区域是非常有效的。沟道形成区域106形成在被局部薄膜化的区域(凹部)的半导体 层105中。换句话说，沟道形成区域106的厚度为0.5nm至30nm， 优选为10nm至25nm。通过将在半导体层105中的形成沟道形成区 域106的区域薄膜化，优选形成为10nm至25nm，可以降^(氐亚阈值 而降低阈值电压。结果，可以提高所完成的半导体器件的工作特性。 本发明的特征之一是在被局部薄膜化的区域的半导体层中形成沟道 形成区域。另外，沟道形成区域106形成在与形成栅电极119的导电层118 重叠的区域的半导体层105中。换句话说，栅电极119以横穿半导体 层105的方式设置在沟道形成区域106上。另外，在沟道形成区域106 中，还可以添加有用来控制晶体管的阈值电压的赋予一种导电类型的 杂质元素。低浓度杂质区域108形成在与形成栅电极119的导电层116重叠 且与形成栅电极的119的导电层118未重叠的区域的半导体层105中。 高浓度杂质区域110的至少一部分形成在未薄膜化的区域的半导体层 105中。另外，高浓度杂质区域110形成在与形成栅电极119的导电 层116及导电层118不重叠的区域的半导体层105中。
另外，高浓度杂质区域110中间夹着绝缘层114及绝缘层120 与用作源电极或漏电极的导电层122电连接。此时，在未薄膜化的区 域的半导体层105中形成高浓度杂质区域110的一部分，并且以与该 未薄膜化的区域电连接的方式形成用作源电极或漏电极的导电层 122。通过采用这种结构，可以防止如下情况当在绝缘层114及绝 缘层120中形成用来形成导电层122的开口时，直至所形成的开口附 近的半导体层(高浓度杂质区域)也被去除。
注意，在图1A至1C中，虽然示出了在半导体层105中形成用 作LDD区域的低浓度杂质区域的例子，但本发明不特别限制，也可 以不形成LDD区域。在不形成LDD区域的情况下，半导体层具有在 用作源区或漏区的一对杂质区域之间与该一对杂质区域接触而形成 沟道形成区域的结构即可。此时，在如图1A和1B所示栅电极是叠层 结构并且增大下层的导电层的宽度的情况下，以与宽度小的上层的导 电层大致重叠的方式形成沟道形成区域，并且在与上层的导电层大致 不重叠的区域形成用作源区或漏区的杂质区域即可。在栅电极是单层 结构或各个层的宽度大致一致的叠层结构的情况下，以与栅电极大致 重叠的方式形成沟道形成区域，并且在与栅电极大致未重叠的区域形 成用作源区或漏区的杂质区域即可。
另外，LDD区域既可以形成在与形成栅电极的导电层未重叠的 区域的半导体层中，又可以形成在与形成栅电极的导电层部分重叠且 部分未重叠的区域的半导体层中。另外，也可以与栅电极的侧面接触 而形成侧壁绝缘层，并且在与该侧壁绝缘层重叠的区域的半导体层中 形成LDD区域。注意，虽然在图1B中示出了将用作LDD区域的低 浓度杂质区域108形成在被局部薄膜化的区域的半导体层中的例子，但是低浓度杂质区域108既可以形成在未薄膜化的区域的半导体层 105中，又可以形成为包括被薄膜化的区域的半导体层105及未薄膜 化的区域的半导体层105双方。
另外，虽然在图1B中示出了用作源区或漏区的高浓度杂质区域 IIO在除了与导电层122直接接触而电连接的区域以外的与低浓度杂 质区域108接触的一侧被薄膜化的例子，但本发明不特别限制。例如， 也可以釆用如图5A所示的结构，即形成在半导体层155中的高浓度 杂质区域160的除了与导电层122直接接触而电连接的区域及其附近 以外的区域被薄膜化。另外，高浓度杂质区域也可以只形成在半导体 层中的未薄膜化的区域中。
与设置为岛状的半导体层105的侧面接触而形成有绝缘层112 (在下文中也称为侧面绝缘层112)。另外，与半导体层105的一个 表面上及侧面绝缘层112接触而形成有绝缘层114。绝缘层114用作 薄膜晶体管100的栅极绝缘层。
用作栅极绝缘层的绝缘层114的厚度为lnm至50nm,优选为 lnm至20nm，更优选为lnm至10nm。若将栅极绝缘层薄膜化，则 可以以低电压使晶体管高速工作，所以很优选。
以覆盖半导体层105及与半导体层105的侧面接触的侧面绝缘层 112的方式形成绝缘层114。因此，可以使用侧面绝缘层112及绝缘 层114来以高覆盖率覆盖半导体层105的端部。由此，可以防止起因 于半导体层端部的栅极绝缘层的覆盖不良的缺陷，特别起因于在栅电 极和半导体端部彼此重叠的区域(栅电极越过半导体层端部的区域)
的绝缘层的覆盖不良的缺陷。例如，可以防止半导体层和栅电极层的 短路、漏电流的产生、静电击穿等。结果，能够提高所完成的半导体 器件的可靠性。
这里，将侧面绝缘层112的未与半导体层105的侧面接触的一面 形成为弯曲状。优选以带有圆度的形状形成侧面绝缘层112。另外， 侧面绝缘层112的形状优选为其下部(与绝缘层104接触的一方)的 厚度大的形状。具有如图1所示的形状的侧面绝缘层112也被称为侧壁。
另外，这里，以围绕形成为岛状的半导体层105的周围的方式与 半导体层105的侧面接触而形成侧面绝缘层112。注意，在将半导体 层形成为島状的情况下，特别在栅电极和半导体层端部彼此重叠的区 域(栅电极越过半导体层端部的区域)容易产生缺陷。作为其主要原 因，可以举出如下在半导体层端部及栅电极彼此重叠的区域，在半 导体层端部的栅极绝缘层容易部分形成得薄；容易受到半导体层和栅 电极(导电层)的加工工序的影响等。例如，如图12B中的虚线9007 所示，在半导体层9006的端部，绝缘层9004有时部分形成得薄。另 外，也有如下情况如图12C中的虚线9009所示，因受当将半导体 层9006形成为乌状时的蚀刻工序或用氟酸等的洗涤工序的影响，设 置在半导体层9006下层的绝缘层9002被去除，从而降低栅极绝缘层 9004的覆盖率。在此情况下，在虛线9020的区域也很容易进一步受 到当形成栅电极时的蚀刻的影响。越进行伴随元件微细化的半导体层 的薄膜化，这种加工工序的影响越明显。由此，优选至少在形成栅电 极的导电层和半导体层端部彼此重叠的区域(栅电极越过半导体层端 部的区域)，与半导体层的侧面接触而形成有绝缘层。本发明的特征 之一是形成与半导体层的侧面接触的侧面绝缘层。
另外，与半导体层105的侧面接触而形成的侧面绝缘层112及绝 缘层114的总厚度优选大于形成在半导体层105的一个表面上的绝缘 层114的厚度。另外，与半导体层105的侧面接触的侧面绝缘层112 的介电常数优选小于形成在半导体层105的一个表面上的绝缘层114 的介电常数。通过控制与半导体层105接触而形成的绝缘层的厚度和 介电常数等，可以有效地緩和施加到半导体层105的端部的电场，从 而可以防止漏电流的产生等。因此，可以高成品率地制造半导体器件， 并且提高所完成的半导体器件的可靠性。
接着，参照附图以下说明图1所示的半导体器件的制造方法的一例。
在衬底102上中间夹着绝缘层104形成半导体层101 (参照图2A)。
作为衬底102，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶 瓷衬底、表面上形成有绝缘层的金属衬底或诸如硅衬底等的半导体衬 底等。
通过CVD法、溅射法或ALD法等并且使用氧化硅、氮化硅、 氧氮化硅、氮氧化硅等形成绝缘层104。绝缘层104用作基底绝缘层。 具体而言，绝缘层104用作阻挡层，该阻挡层防止碱金属等从衬底102 扩散到半导体层中而引起污染。另外，当在衬底102的表面上有凹凸 时，该绝缘层104也可以用作用来平坦化的层。另外，在来自衬底102 的杂质的扩散和衬底102表面上的凹凸不成为问题的情况下，也可以 不形成绝缘层104。另外，这里虽然采用了单层结构的基底绝缘层， 但也可以采用叠层结构的基底绝缘层。例如，在以两层的叠层结构形 成基底绝缘层的情况下，可以形成氮氧化硅层作为第一层，并且形成 氧氮化硅层作为第二层。另外，也可以形成氮化硅层作为第一层，并 且形成氧化硅层作为第二层。
作为半导体层ioi,优选使用由单晶半导体或晶体半导体形成的 半导体层。另外，以10nm至200nm的厚度，优选以30nm至50nm 的厚度形成半导体层101。
例如，优选通过CVD法或溅射法在衬底102的整个表面上形成 半导体层(例如非晶半导体层)，并使该半导体层结晶来形成半导体 层IOI。作为形成半导体层101的半导体材料，优选使用以硅为主要 成分的材料，具体而言，可以使用硅、硅锗等来形成。另外，也可以 使用锗来形成。作为半导体层的晶化法，可以釆用激光晶化法、利用 快速热退火(RTA)或退火炉的热晶化法、使用促进晶化的金属元素 的晶化法、或组合了这些方法的方法等。
在釆用激光晶化的情况下，可以使用从连续振荡型的激光器(以 下也称为CW激光器)或脉冲振荡型的激光器(以下也称为脉冲激光 器)获得的激光束。作为这里可使用的激光器的例子，可以举出气体 激光器如Ar激光器、Kr激光器、受激准分子激光器、铜蒸汽激光器或金蒸汽激光器等；以及固体激光器如以将Nd、 Yb、 Cr、 Ti、 Ho、 Er、Tm和Ta中的一种或多种作为掺杂剂添加的单晶的YAG、YV04、 镁橄榄石(Mg2Si04) 、 YAI03、 GdV04、或者多晶(陶乾)的YAG、 Y203、 YV04、 YA103、 GdV04作为介质的激光器；玻璃激光器；变 石激光器；红宝石激光器；或Ti:蓝宝石激光器等。当使用固体激光 器时，可以适当地选择振荡的激光束的基波至四次谐波的激光束来照 射。例如，可以使用Nd:YV04激光器(基波为1064nm)的二次谐波
(532nm )或三次谐波(355nm )。在作为CW激光器使用Nd:YV04 激光器的情况下，激光的功率密度需要0.01MW/cm2至100MW/cm2 左右(优选为0.1MW/cm2至10MW/cm2)。并且，以大约10cm/sec 至2000cm/sec的扫描速度进行照射。另外，这里优选使用二次谐波
(532nm)。这是因为二次谐波在能效方面比更高次的高次谐波优越 的缘故。
因为当使用CW激光器进行激光晶化时，可以对半导体层连续 供给能量，所以一旦使半导体层处于熔化状态，可以使该熔化状态继 续下去。再者，可以通过扫描CW激光器使半导体层的固液界面移动， 而形成沿着该移动方向朝一个方向较长的晶粒。此时，优选使用固体 激光器，这是因为与气体激光器等相比，其输出的稳定性高，而可以 期待稳定的处理的缘故。另外，不局限于CW激光器，当使用重复频 率为lOMHz以上的脉冲激光器时，也可以期待获得同样效果。当使 用重复频率高的脉冲激光器时，如果激光器的脉冲振荡间隔比半导体 层从熔化直到固化的时间短，则可以将半导体层一直保留为熔化状 态，并且可以通过固液界面的移动形成由朝一个方向较长的晶粒构成 的半导体层。另外，当将激光束以TEM。。(单横模)振荡来发射时， 可以提高在被照射面上获得的线状射束点的能量均匀性，所以是优选的。
在本实施方式中，在形成非晶硅层之后通过激光晶化法使该非晶 硅层结晶，而形成50nm厚的晶体硅层作为半导体层101。
注意，在这里虽然示出了使用各种晶化法形成半导体层101的例子，但也可以使用在绝缘表面上设置单晶半导体层来形成的SOI衬底
来代替如上那样的薄膜工艺。在此情况下，设置在绝缘表面上的单晶
半导体层成为半导体层101。
接着，选择性地蚀刻半导体层101来形成岛状半导体层103 (参 照图2B、图4A、图6A)。
通过使用抗蚀剂掩模选择性地覆盖半导体层101并且蚀刻不被 抗蚀剂掩模覆盖的半导体层101，来形成乌状半导体层103。在形成 岛状半导体层103之后去除抗蚀剂掩模。
作为蚀刻半导体层101来形成岛状半导体层103的方法，可以使 用干法蚀刻或湿法蚀刻。在进行干法蚀刻时，使用与基底绝缘层的蚀 刻选择比高的气体作为蚀刻气体。换句话说，这里使用相对于绝缘层 104的蚀刻速度低且相对于半导体层101的蚀刻速度高的气体即可。 作为蚀刻气体，例如可以使用氯基气体如Cl2、 BCl3或SiCU等；氟基 气体如CF4、 NF3或SF6等；或者HBr气体。而且，也可以适当地添 加惰性气体如He、 Ar、 Xe等。另外，也可以在氟基气体中适当地添 加02气体。
另外，可以将半导体层103形成为其端部近于垂直的锥形或平緩 锥形。例如，半导体层103既可以形成为其锥形角是45度以上且小 于95度，优选是60度以上且小于95度的形状，也可以形成为其锥 形角小于45度的平緩形状。可以通过改变蚀刻条件等而适当地选择 半导体层103的端部的形状，
接着，形成绝缘层以将半导体层103埋入该绝缘层中，并且通过 以垂直方向为主体的各向异性刻蚀选择性地蚀刻该绝缘层，来形成与 半导体层103的端部的侧面接触的侧面绝缘层112 (参照图2C、图 4B、图6B)。
侧面绝缘层112在通过CVD法或賊射法并且使用氧化硅、氮化 硅、氧氮化硅、氮氧化硅、SiOF、 SiOC、 DLC、多孔二氧化硅等的 材料形成绝缘层之后选择性地蚀刻该绝缘层来形成。此时，以至少可 充分地覆盖半导体层103的厚度形成将半导体层埋入其中的绝缘层。具体而言，优选以半导体层103的1.5倍至3倍的厚度形成。
另外，作为用来形成侧面绝缘层112的蚀刻，优选进行以垂直方 向为主体的各向异性刻蚀。例如，可以利用反应离子蚀刻(RIE)等 的干法蚀刻。另外，反应离子蚀刻根据等离子产生法而被分成平行平 板式、磁控管式、双频式、ECR式、黑里康(helicon)式、ICP式等。 对于此时使用的蚀刻气体，使用形成侧面绝缘层112的绝缘层和半导 体层103的蚀刻选择比高的气体。例如当使用包含硅的绝缘层形成侧 面绝缘层112时，可以使用氟基气体如CHF3、 CF4、 C4F8、 QrF6等作 为蚀刻气体。另外，还可以适当地添加惰性气体如氦(He)、氩(Ar) 和氙(Xe)等；或者02气体、H2气体。
可以通过适当地选择形成薄膜的材料或蚀刻条件等来改变侧面 绝缘层112的形状。在本实施方式中，侧面绝缘层112的未与半导体 层103的侧面接触的表面具有弯曲状。侧面绝缘层112的形状不特别 限制，但优选是带有圆度的形状。另外，侧面绝缘层112的形状优选 是其下部(与绝缘层104接触的一方)的厚度大的形状。若将侧面绝 缘层112的未与半导体层103接触的表面形成为平緩形状，则可以提 高作为上层被层叠的层(这里是绝缘层114)的覆盖率。另外，蚀刻 条件表示蚀刻气体的种类、各种气体的流量比、施加给安装在衬底上 的电极的电能、安装在衬底上的电极的电极温度、处理室内压力等。
接着，将半导体层103局部薄膜化来形成半导体层105 (参照图 2D、图4C、图6C)。
半导体层105是通过选择性地蚀刻半导体层103并将它局部薄膜 化而形成的。具体而言，使用抗蚀剂掩模132选择性地覆盖半导体层 103并且蚀刻未被抗蚀剂掩模132覆盖的半导体层103，来局部性地 进行薄膜化。此时，控制蚀刻条件，以使所需厚度的半导体层残留在 未被抗蚀剂掩模132覆盖的区域。对于半导体层103的蚀刻优选从半 导体层103的形成了抗蚀剂掩模132的一侧向半导体层103的与绝缘 层104接触的表面一侧在以垂直方向为主体的方向上进行。在蚀刻后， 被形成的半导体层105具有凹部，该凹部是被薄膜化的区域。在形成所需形状的半导体层105之后，去除抗蚀剂掩模132。作为将半导体层103薄膜化的方法，可以使用干法蚀刻或湿法蚀 刻。例如，在进行干法蚀刻的情况下，作为蚀刻气体，可以使用氯基 气体如C1" BCl3或SiCl4等；氟基气体如CF4、 NF;或SFe等；或者 HBr气体。而且，还可以适当地添加惰性气体如He、 Ar、 Xe等。另 外，还可以在氟基气体中添加02气体。另外，也可以使不被抗蚀剂 掩模132覆盖的半导体层103部分地变质，并且选择性地蚀刻该变质 了的区域。半导体层的变质是指例如半导体层的氧化处理或氮化处理 等，并且通过所需处理来使要蚀刻的区域变质即可。半导体层105的厚度为0.5nm至200nm，优选为10nm至50nm。 而且，被薄膜化的区域的半导体层105的厚度为0.5nm至30nm,优 选为10nm至25nm。在本实施方式中，不被抗蚀剂掩模132覆盖且 未薄膜化的区域的厚度为50nm，并且被薄膜化的区域的厚度为 IO證。注意，当将半导体层103薄膜化时，优选还蚀刻未被抗蚀剂掩模 132覆盖的区域的侧面绝缘层112,以使它的从底面(与绝缘层104 接触的表面)的高度与半导体层105的从底面(与绝缘层104接触的 表面)的高度大致相同。采用半导体层103及侧面绝缘层112的蚀刻 速度大致相同的蚀刻条件，即采用蚀刻选择比近于1的条件即可。这 是例如可以通过在氟基蚀刻气体中适当地添加02气体来实现的。另 外，也可以使用HBr气体或者HBr和Cl2的混合气体而代替在氟基 气体中添加02气体而成的蚀刻气体。此时，也可以在蚀刻气体中添 加He、 Ar等的惰性气体。接着，在半导体层105及侧面绝缘层112上形成绝缘层114 (参 照图2E )。绝缘层114通过CVD法、濺射法或ALD法等并且使用氧化硅、 氮化硅、氧氮化硅、氮氧化硅、氮化铝等的材料以单层结构或叠层结 构形成。绝缘层114以lnm至50nm，优选以lnm至20nm，更优选 以lnm至10nm的厚度形成。在本实施方式中，作为绝缘层114形成225nm厚的氧氮化硅层。另夕卜，绝缘层114也可以通过利用等离子体处理的固相氧化或固 相氮化来形成。例如，通过利用等离子体处理使半导体层105及侧面 绝缘层112氧化或氮化，可以形成绝缘层114。通过利用等离子体处 理使半导体层105及侧面绝缘层112氧化或氮化，可以形成致密、绝 缘耐压高且可靠性高的绝缘层114。利用等离子体处理的固相氧化处理或固相氮化处理优选通过利 用如下等离子体而进行使用微波(典型地说，2.45GHz)等的高频 来实现激发，电子密度为lxl0Ucm^以上且lxlO"cn^以下，并且电 子温度为0.5eV以上且1.5eV以下。这是为了在固相氧化处理或固相 氮化处理中在500r以下的温度下形成致密绝缘层，同时获得有实用 性的反应速度的缘故。在利用等离子体处理使半导体层105及侧面绝缘层112的表面氧 化时，在包含氧的气氛中(例如，在包含氧(02)、臭氧(03)、 一 氧化二氮(N20)、 一氧化氮(NO)或二氧化氮(N02)、以及稀有 气体(包含氦(He )、氖(Ne )、氩(Ar)、氪(Kr )和氙(Xe ) 中的至少一种)的气氛中；或者在包含氧(02)、臭氧(03) 、 二氧 化三碳(N20)、 一氧化氮(NO)或二氧化氮(N02)、氢(H2)、 以及稀有气体的气氛中)进行等离子体处理。另外，在利用等离子体 处理使半导体层105及侧面绝缘层112的表面氮化时，在包含氮的气 氛中(例如在包含氮(N2)和稀有气体(He、 Ne、 Ar、 Kr、 Xe中的 至少一种)的气氛中；在包含氮、氢和稀有气体的气氛中；或者在包 含NH3和稀有气体的气氛中)进行等离子体处理。作为稀有气体，例 如优选使用Ar。另外，还可以使用Ar和Kr的混合气体。这里，将用来进行等离子体处理的等离子体处理装置1080的结 构例子示出于图14。该等离子体处理装置1080包括支撑台1088、用 于供应气体的气体供应部1084、为了排出气体连接到真空泵的气体排 出口 1086、天线1098、电介质板1082、以及输入用于产生等离子体 的高频的高频供应部1092。被处理物1010由支撑台1088保持。另外，通过在支撑台1088上设置温度控制部IO卯，还可以控制被处理物 1010的温度。被处理物1010是进行等离子体处理的基质，在本实施 方式中相当于在衬底102上按顺序层叠绝缘层104、岛状半导体层 105、以及与岛状半导体层105的侧面接触的侧面绝缘层112形成的 结构。下面，将说明通过使用示于图14的等离子体处理装置1080在半 导体层表面上形成绝缘层的具体例子。注意，等离子体处理的范畴中 包括对衬底、半导体层、绝缘层、导电层进行的氧化处理、氮化处理、 氧氮化处理、氢化处理、表面改性处理等。这些处理通过根据其目的 选择从气体供应部1084供应的气体来进行即可。首先，使图14所示的等离子体处理装置1080的处理室内成为真 空状态。然后，从气体供应部1084供应包含稀有气体、以及氧或氮 的气体。将4皮处理物1010加热到室温或利用温度控制部1090加热到 100。C以上且550。C以下的范围内。在被处理物1010和电介质板1082 之间的间隔(下面，也称为电极间隔)大约有20mm以上且200mm 以下(优选为20mm以上且60mm以下)。接着，将高频从高频供应部1092输入到天线1098。这里，作为 高频输入微波(频率为2.45GHz)。通过将微波从天线1098经过介 质板1082引入到处理室中来产生等离子体1094，并且通过利用该等 离子体1094来产生氧基(有时也包括OH基)或氮基(有时也包括 NH基)。此时，通过利用被供应的气体，来产生等离子体1094。通过输入微波等的高频来产生等离子体1094，可以产生低电子 温度(3eV以下，优选为1.5eV以下)且高电子密度(lxlO"cnT3以 上)的等离子体。具体而言，优选产生电子温度为0.5eV以上且1.5eV 以下且电子密度为lxloUcn^以上且lxlO"cn^以下的等离子体。另 外，在本说明书中，将通过输入微波来产生的低电子温度且高电子密 度的等离子体也称为高密度等离子体。另外，将利用高密度等离子体 进行的等离子体处理也称为高密度等离子体处理。可以通过利用由等离子体1094产生的氧基(有时也包括OH基)或氮基(有时也包括NH基)，使形成在被处理物1010上的半导体 层的表面氧化或氮化，而形成绝缘层。此时，若将稀有气体如氩等混 合于要供应的气体中，则可以利用稀有气体的受激态物种来有效地产 生氧基或氮基。另外，在使用稀有气体作为供应气体时，有时在被形 成的绝缘层中包含稀有气体。通过有效地使用利用等离子体而激发的 活性基，而可以在500'C以下的低温度下进行利用固相反应的氧化或 氮化。作为通过进行使用图14所示的装置的高密度等离子体处理来形 成的优选的绝缘层114的一例，通过进行在包含氧的气氛中的等离子 体处理，在半导体层105的一个表面上形成3nm至6nm厚的氧化珪 层，然后形成在包含氮的气氛中对该氧化硅层的表面进行氮化等离子 体处理而成的氮等离子体处理层(氮化硅层)。具体而言，首先，在 包含氧的气氛中进行等离子体处理而在半导体层105的一个表面上以 3nm至6nm的厚度形成氧化硅层。之后，接着在包含氮的气氛中进 行等离子体处理，在氧化硅层的表面或表面附近设置氮浓度高的氮等 离子体处理层。另外，表面附近就是从氧化硅层的表面大约有0.5nm 至1.511111的深度。例如，通过在包含氮的气氛中进行等离子体处理， 而获得从氧化硅层的表面在垂直方向上大约有lnm的深度以20原子 %至50原子％的比例包含氮的结构。另外，通过高密度等离子体处 理，也可以使绝缘层114的表面氧化或氮化。例如，作为半导体层105形成硅层，并且通过等离子体处理使该 硅层的表面氧化，而可以形成界面未畸变的致密的氧化层。此外，通 过等离子体处理使该氧化层氮化，以氮置换表层部分的氧形成氮化层，而可以进一步实现致密化。通过该处理，可以形成绝缘耐压高的 绝缘层。总之，通过使用利用如上所述的等离子体处理的固相氧化处理或 固相氮化处理，即使使用耐热温度为700。C以下的玻璃衬底，也可以 获得与在950'C至1050。C下形成的热氧化膜同等的绝缘层。就是说， 作为特别用作薄膜晶体管或非易失性存储元件的栅极绝缘膜的绝缘层，可以形成可靠性高的绝缘层。另外，也可以使用高介电常数材料形成绝缘层114。通过将高介 电常数材料用于绝缘层114，可以降低漏电流。作为高介电常数材料， 可以使用二氧化锆、氧化铪、二氧化钛、五氧化钽等。另外，也可以 在使用高介电常数形成绝缘层之后，通过利用等离子体处理的固相氧 化层叠形成氧化硅层。以上述方式形成的绝缘层114用作栅极绝缘层。另外，在本发明 中，通过与半导体层的侧面接触而形成侧面绝缘层112，可以在半导 体层的端部提高栅极绝缘层的覆盖率。另外，即使在因受当将半导体 层加工成岛状时的蚀刻或使用伴随各种工序的氟酸等的洗涤工序的 影响，半导体层的端部下及其附近的绝缘层(基底绝缘层)被去除的 情况下，也可以充分地覆盖半导体层。因此，可以防止由于半导体层 的端部的栅极绝缘层的覆盖不良而导致的半导体层和栅电极层的短 路、漏电流的产生、静电击穿等。接着，中间夹着绝缘层114在半导体层105上形成用作栅电极 119的导电层116及导电层118 (参照图3A、图4D、图6D )。在被 局部薄膜化的区域的半导体层105上形成栅电极119。换句话说，在 沟道形成区域106上以横穿半导体层105的方式形成栅电极119。形成栅电极119的导电层通过CVD法或溅射法并且使用导电材 料在衬底的整个表面上形成导电层，然后选择性地蚀刻该导电层来将 它加工成所需形状而形成。作为导电材料，可以使用金属元素如钽 (Ta )、鴒(W )、钬(Ti)、钼(Mo )、铬(Cr )、铝(Al)、 铜(Cu)或铌(Nb)等；包含该金属元素的合金材料；或包含该金 属元素的化合物材料。另外，也可以使用以添加有磷等的赋予一种导 电类型的杂质元素的多晶硅为代表的半导体材料。栅电极119通过使 用这些导电材料以单层结构或叠层结构形成。栅电极119以50nm至 1000nm，优选以100nm至800nm，更优选以200nm至500nm的厚 度形成。在本实施方式中，作为形成栅电极119的导电层116和导电层118，形成由20nm厚的氮化钽层和370nm厚的钨层构成的叠层结构。 另外，以下层的导电层116 (氮化钽层)的宽度大于上层的导电层118 (钨层)的宽度的方式形成它们。另外，既可以将各个层的导电层形 成为其宽度大致一致，又可以将导电层的侧面形成为锥形。另外，还 可以与栅电极的侧面接触而形成侧壁绝缘层。在被局部薄膜化的区域的半导体层105上形成栅电极119。由此， 被薄膜化的区域越大，越容易形成栅电极，因此很优选。接着，通过对半导体层105以第一浓度选择性地添加赋予一种导 电类型的杂质元素，来形成一对低浓度杂质区域107和沟道形成区域 106(参照图3B、图7A)。这里，以导电层118为掩模添加杂质元素， 以自对准的方式形成一对低浓度杂质区域107和位于该一对低浓度杂 质区域107之间的沟道形成区域106。这里形成的低浓度杂质区域107 的一部分之后形成LDD区域。作为赋予一种导电类型的杂质元素， 可以使用赋予p型的元素如硼(B)、铝(Al)、镓(Ga)等；或赋 予n型的元素如磷(P)、砷(As)等。在本实施方式中，作为杂质 元素，以lxlO"cmJ左右的峰值浓度添加作为赋予n型的元素的磷。接着，对半导体层105以第二浓度选择性地添加赋予一种导电类 型的杂质元素，而形成一对高浓度杂质区域110和一对低浓度杂质区 域108 (参照图3C和图7B)。这里，以导电层116及导电层118作 为掩模添加杂质元素，以自对准的方式形成一对高浓度杂区域110和 一对低浓度杂质区域108。这里形成的高浓度杂质区域110用作源区 或漏区，而低浓度杂质区域108用作LDD区域。作为赋予一种导电 类型的杂质元素，可以使用具有与当形成上述低浓度杂质区域107时 添加的元素相同的导电类型的杂质元素。另外，将第二浓度设定为高 于第一浓度来添加杂质元素。因此，比低浓度杂质区域108浓度更高 的杂质元素被添加到高浓度杂质区域110。在本实施方式中，作为杂 质元素以lxlO"cn^左右的峰值浓度添加作为赋予n型的元素的磷。以上述方式，在半导体层105中形成沟道形成区域106、 一对低 浓度杂质区域108、以及一对高浓度杂质区域110。沟道形成区域106位于一对高浓度杂质区域no之间，并且在高浓度杂质区域110和沟 道形成区域106之间分别接触而形成有低浓度杂质区域108。在与导 电层118重叠的区域的半导体层105中形成沟道形成区域106。在与 导电层116重叠且与导电层118未重叠的区域的半导体层105中形成 低浓度杂质区域108。在与导电层116及导电层118未重叠的区域的 半导体层105中形成高浓度杂质区域IIO (参照图3C、图7B)。在本发明中，在岛状半导体层的被薄膜化的区域形成沟道形成区 域。通过将沟道形成区域薄膜化，可以改善亚阈值特性(阈值电压以 下的在栅极电压区域的Id-Vg特性)来降低亚阈值，而可以降低晶体 管的阈值电压。因此，可以提高工作特性。另外，也可以对沟道形成区域106添加用于控制晶体管的阈值电 压的赋予一种导电类型的杂质元素。通过对沟道形成区域106添加预 定浓度的杂质元素，可以强制使晶体管的阈值电压迁移而获得所需阈 值电压。作为赋予一种导电类型的杂质元素，可以使用赋予p型的元 素如硼(B)、铝(Al)或镓(Ga)等；或者赋予n型的元素如磷(P ) 或砷(As)等。在采用本实施方式的情况下，可以使用赋予p型的元 素，例如可以以大约lxlO"cnT3以上且lxl018cm-3以下的浓度添加硼。 注意，在形成栅电极119之前进行对沟道形成区域106的杂质元素的 添加即可。另外，优选在对半导体层105添加赋予一种导电类型的杂质元素 之后进行热处理，来将添加了的杂质元素激活。热处理可以通过激光 束的照射或者使用RTA或退火炉来进行。具体而言，在40(TC至 700。C，优选在500。C至650。C的温度下进行热处理即可。另外，热处 理优选在氮气气氛中进行。例如，通过在550。C的温度下进行4小时 的加热，而可以将杂质元素激活。另外，在形成侧面绝缘层112时，由于蚀刻条件、形成各个薄膜 的材料、膜厚等，有时半导体层的一部分被非晶化。在此情况下，通 过进行热处理，还可以在激活的同时使半导体层再结晶。接着，以覆盖设置在衬底102上的绝缘层和导电层等的方式形成绝缘层120。接着，形成中间夹着绝缘层120与形成在半导体层105 中的高浓度杂质区域110电连接的导电层122 (参照图3D、图4E、 图7C)。导电层122用作源电极或漏电极。另外，以与半导体层105 中的未薄膜化的区域接触而电连接的方式形成导电层122。绝缘层120通过CVD法、賊射法、ALD法、涂敷法、或组合它 们的方法等并且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等的无机 绝缘材料；DLC (类金刚石碳)等的含碳的绝缘材料；环氧树脂、聚 酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯、丙烯酸等的有机绝缘 材料；或硅氧烷树脂等的硅氧烷材料来形成。注意，硅氧烷材料相当 于包含Si-O-Si鍵的材料。硅氧烷的骨架由硅(Si)和氧(O)的键构 成。作为取代基，使用至少含有氢的有机基(例如，烷基或芳香烃)。 作为取代基，还可以使用氟基团。或者，作为取代基，还可以使用至 少含有氢的有机基和氟基团。另外，绝缘层120也可以在通过CVD 法、溅射法或ALD法等形成绝缘层之后，在氧气气氛中或氮气气氛 中对该绝缘层进行高密度等离子体处理来形成。注意，这里虽然在栅 电极119等的上层形成单层结构的绝缘层120，但也可以形成两层以 上的叠层结构。在以叠层结构形成绝缘层的情况下，优选使用无机绝 缘材料形成下层的绝缘层(与栅电极等接触的一侧)。形成源电极或漏电极的导电层122通过CVD法或溅射法等并且 使用选自铝(Al)、鴒(W)、钛(Ti)、钽(Ta)、钼(Mo)、 镍(Ni)、粕(Pt)、铜(Cu )、金(Au )、银(Ag)、锰(Mn )、 钕(Nd)中的金属元素；包含该金属元素的合金材料；或包含该金属 元素的化合物材料以单层结构或叠层结构形成。作为包含铝的合金材 料，例如可以举出以铝为主要成分并含有镍的材料；或以铝为主要成 分并含有镍以及碳和硅的一方或双方的合金材料。导电层122优选采 用如下结构，例如，阻挡层、铝硅(A1-Si)层、以及阻挡层的叠层结 构；阻挡层、铝硅(A1-S0层、氮化钛层、以及阻挡层的叠层结构。 注意，阻挡层相当于由钛、钛的氮化物、钼或钼的氮化物构成的薄膜。 由于铝和铝硅具有低电阻值并且价格低廉，所以最适合作为形成导电层122的材料。此外，通过设置上层和下层的阻挡层，可以防止产生 铝或铝硅的小丘，因此很优选。在本实施方式中，作为导电层122,形成60nm厚的钛层、40nm 厚的氮化钛层、300nm厚的铝层、以及100nm厚的钛层的叠层结构。以上述方式，可以形成应用本发明的薄膜晶体管100。注意，本 实施方式所示的晶体管的结构是一例，不限定于图上所示的结构。例如，可以采用上述的图5A所示的结构。在图5A所示的薄膜 晶体管150中，形成于半导体层155中的高浓度杂质区域160的除了 与导电层122直接接触而电连接的区域及其附近以外被薄膜化。这里 说明半导体层155的制造方法的一例。与中间夹着绝缘层104形成在衬底102上的岛状半导体层103 的侧面接触而形成侧面绝缘层162 (参照图5B)。控制蚀刻条件，以使侧面绝缘层162的从底面(与绝缘层104 接触的表面)朝垂直方向的高度低于半导体层103。优选地，在之后 将半导体层103薄膜化时，使侧面绝缘层162的高度等于被薄膜化的 区域的从底面朝垂直方向的高度。例如，在将半导体层103薄膜化以 使该薄膜化了的区域的厚度成为10nm时，将侧面绝缘层162的高度 设定为10nm。作为侧面绝缘层162的材料或形成方法等，采用与上 述侧面绝缘层112相同的材料或形成方法等即可。接着，将半导体层103局部薄膜化来形成半导体层155(参照图 5C)。半导体层155通过选择性地蚀刻半导体层103并将它局部薄膜化 而形成。这里，图5所示的半导体层155和上述图1所示的半导体层 105的差异在于在O-P截面图中的与侧面绝缘层接触的区域的半导体 层的厚度。在图1中，在O-P截面图中的半导体层105的端部未薄膜 化，侧面绝缘层的从底面(与绝缘层104接触的表面)的高度与未薄 膜化的区域的从底面(与绝缘层104接触的表面)的高度大致一致， 而在图5A中，在0-P截面图中的半导体层155的端部也被薄膜化， 侧面绝缘层的从底面(与绝缘层104接触的表面)的高度与被薄膜化的区域的从底面(与绝缘层104接触的表面)的高度大致一致。另夕卜， 至少不将在半导体层155中的与形成源电极或漏电极的导电层122接 触而连接的区域薄膜化。通过这样，可以防止在之后将用于形成导电 层122的开口形成在绝缘层120中时，可以防止形成的开口附近的半 导体层(高浓度杂质区域)也被去除。半导体层155是这样形成的，通过使用抗蚀剂掩模164选择性地 覆盖半导体层103，并且蚀刻不被该抗蚀剂掩模164覆盖的半导体层 103来将它局部薄膜化。此时，控制蚀刻条件，以所需厚度的半导体 层留在不被抗蚀剂掩模164覆盖的区域。薄膜化的方法与形成上述半 导体层105的方法相同。在蚀刻后，被形成的半导体层155具有凹凸， 其中凹部是被薄膜化的区域。凸部是被抗蚀剂掩模164覆盖而未薄膜 化的区域，并且是之后与导电层122接触的区域。在形成所需形状的 半导体层155之后，去除抗蚀剂掩模164。另外，半导体层155的厚 度是0.5nm至200nm，优选是10nm至50nm。而且，在半导体层155 的被薄膜化的区域的厚度是0.5nm至30nm，优选是10nm至25nm。然后，在半导体层155及侧面绝缘层162上形成绝缘层114以后 的工序与图1至图4等说明的工序相同。另外，制造图5A所示的薄膜晶体管150的方法不局限于上述制 造方法。也可以如图2C所示那样在形成半导体层103及与其侧面接 触的侧面绝缘层112之后，以半导体层103及侧面绝缘层112的蚀刻 速度大约相同的蚀刻条件将半导体层103及侧面绝缘层112局部薄膜 化，来形成图5C所示的半导体层155。例如，通过使用在氟基气体 中适当地添加02气体的蚀刻气体，可以以蚀刻选择比近于1的条件 蚀刻半导体层及侧面绝缘层。在应用本发明而制造的半导体器件中，半导体层被局部薄膜化， 并且在该薄膜化了的区域形成沟道形成区域。因此，由于可以降低亚 阈值而降低晶体管的阈值电压，所以可以提高半导体器件的工作特 性。另外，由于可以降低起因于半导体层的端部的缺陷，因此，可以 制造可靠性高的半导体器件。由此，可以实现半导体器件的高功能化。注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。实施方式2在本实施方式中，参照附图对具有与上述实施方式不同的结构的 半导体器件的例子进行说明。注意，将与上述实施方式l重复的结构简化及省略其一部分来说明。图8示出了用来说明根据本实施方式的半导体器件的主要结构 的俯视图及截面图。图8特别示出了薄膜晶体管的结构，其中图8A 是俯视图，图8B是沿图8A中的虛线O-P间的截面图，图8C是沿图 8A中的虚线Q-R间的截面图。另外，图8A中部分省略薄膜等。图8所示的半导体器件包括中间夹着绝缘层204设置在衬底202 上的薄膜晶体管200。薄膜晶体管200包括设置为岛状的半导体层 205、与该半导体层205的侧面接触而设置的侧面绝缘层212、设置在 半导体层205的一个表面上的绝缘层214、中间夹着该绝缘层214设 置在半导体层205上的导电层216及导电层218、与导电层216及导 电层218的侧面接触而设置的侧壁绝缘层226、以及中间夹着绝缘层 220设置在半导体层205上的用于形成源电极或漏电极的导电层222。 导电层222中间夹着绝缘层220与半导体层205电连接。与上述实施方式1的栅电极119同样，栅电极219由导电层216 和导电层218的叠层结构形成。另夕卜，在本实施方式中，与栅电极219 的侧面接触而形成侧壁绝缘层226。另外，本实施方式的栅电极不特 别限制。例如，可以采用单层结构或三层以上的叠层结构。另外，既 可以将作为栅电极形成的导电层的侧面形成为锥形，又可以形成由两 层以上的导电层的叠层结构构成的栅电极并使各个层的锥形角不同。 另外，在采用导电层的叠层结构形成栅电极的情况下，既可以以各个 层的宽度(与载流子流过沟道形成区域的方向(连接源区和漏区的方 向)平行的方向上的长度)大致一致的方式形成栅电极，又可以以下 层导电层的宽度大于上层导电层的宽度的方式形成栅电极。另外，不 管栅电极的结构如何， 一定要形成与该栅电极的侧面接触的侧壁绝缘层。设置成岛状的半导体层205包括被局部薄膜化的区域。半导体层 205包括沟道形成区域206、用作LDD区域的一对〗氐浓度杂质区域 208、用作源区或漏区的一对高浓度杂质区域211、以及与高浓度杂质 区域211上面接触的硅化物区域224。另外，还可以认为在高浓度杂 质区域210的一部分形成有珪化物区域224。半导体层205的厚度是0.5nm至200nm，优选是10nm至50nm。 另外，被薄膜化的区域的半导体层205的厚度是0.5nm至30nm，优 选是10nm至25nm。另外，半导体层205的端部可以与实施方式1 的半导体层105同样地形成为锥形。硅化物区域224的至少一部分形成在未薄膜化的区域的半导体层205中。另外，在与高浓度杂质区域211上面接触且与侧壁绝缘层226及栅电极219未重叠的区域的半导体层205中形成有硅化物区域224。另外，用作栅极绝缘层的绝缘层214只形成在与侧壁绝缘层226及栅电极219重叠的区域的半导体层205中。另外，用作源电极或漏电极的导电层222接触于硅化物区域224，并且中间夹着该硅化物区域224与高浓度杂质区域211电连接。在半导体层205中，通过当将用作源电极或漏电极的导电层222及高浓度杂质区域211电连接时，采用在它们之间夹有硅化物区域224的结构，可以降低接触电阻(半导体层及导电层的接触电阻)。由于随着元件的微细化，接触电阻增大的问题变得明显，因此，形成硅化物区域224来抑制接触电阻的增加是非常有效的。通过这样谋求接触电阻的降低，可以防止所完成的 半导体器件的信号延迟且使所完成的半导体器件低耗电化。另外，通过形成硅化物区域，可以谋求用作源区或漏区的杂质区域的低电阻 化。因此，可以抑制接通电流的降低且防止半导体器件的工作特性的 退化。沟道形成区域206位于一对高浓度杂质区域211之间，并且低浓 度杂质区域208分别位于沟道形成区域206和高浓度杂质区域211之 间。换句话说，沟道形成区域206位于一对高浓度杂质区域211之间及一对低浓度杂质区域208之间，并且与一对低浓度杂质区域208接 触。另外，高浓度杂质区域211以高于低浓度杂质区域208的浓度添 加有具有相同导电类型的杂质元素。通过在半导体层205中设置低浓 度杂质区域208，可以抑制热栽流子的产生。沟道形成区域206形成在被局部薄膜化的区域的半导体层205 中。换句话说，沟道形成区域206的厚度是0.5nm至30nm，优选是 10nm至25nm。通过将形成沟道形成区域206的区域的半导体层205 薄膜化，可以降低亚阈值，而降低阈值电压。结果，可以提高所完成 的半导体器件的工作特性。另外，沟道形成区域206形成在与导电层 218重叠的区域的半导体层205中。换句话说，栅电极219以横穿半 导体层205的方式设置在沟道形成区域206上。沟道形成区域206中 也可以添加有用于抑制晶体管的阈值电压的赋予一种导电类型的杂 质元素。低浓度杂质区域208形成在与导电层216重叠的区域的半导体层 205中。高浓度杂质区域210的至少一部分形成在未薄膜化的区域的 半导体层205中。另外，高浓度杂质区域210形成在与导电层216及 导电层218未重叠的区域的半导体层205中。另外，还可以在半导体层205中不形成LDD区域。在不形成LDD 区域时，半导体层具有如下结构即可在用作源区或漏区的一对杂质 区域之间与其接触而具有沟道形成区域。此时，在如图8所示那样以 叠层结构形成栅电极并使下层导电层的宽度大于上层导电层的宽度 时，以与上层的宽度小的导电层大致重叠的方式形成沟道形成区域， 并且与上层的导电层大致未重叠的区域形成用作源区或漏区的杂质 区域即可。在以单层结构或由各个层的宽度大致一致的导电层构成的 叠层结构形成栅电极的情况下，以与栅电极大致重叠的方式形成沟道 形成区域，并且在与栅电极大致未重叠的区域形成用作源区或漏区的 杂质区域即可。另外，LDD区域既可以形成在与栅电极未重叠的区域， 又可以形成在与形成栅电极一部分重叠且一部分未重叠的区域的半 导体层中。另夕卜，高浓度杂质区域211中间夹着硅化物区域224与用作源电 极或漏电极的导电层222电连接。此时，在未薄膜化的区域的半导体 层205中形成高浓度杂质区域211的一部分，并且以与该区域电连接 的方式形成用作源电极或漏电极的导电层222。通过采用该结构，可 以防止如下情况当在绝缘层220中形成用来形成导电层222的开口 时，所形成开口附近的半导体层(高浓度杂质区域)也被去除而消失， 从而成品率降低。另夕卜，图8示出了包括高浓度杂质区域211及与其上层接触而形 成的硅化物区域224的半导体层205的端部在除了与导电层222接触 的区域以外且形成有低浓度杂质区域208的一侧被薄膜化的例子，然 而本发明不特别限制。例如，如图IOA所示，也可以在形成有高浓度 杂质区域260及在其上层的硅化物区域274的半导体层255中，除了 与导电层222接触的区域及其附近以外都被薄膜化。另外，也可以将 硅化物区域274只形成在未薄膜化的区域。与设置成岛状的半导体层205的侧面接触而形成有侧面绝缘层 212。如图8A和8C所示，在栅电极219横穿半导体层205的区域(栅 电极219越过半导体层205的端部的区域)，在半导体层205及与其 侧面接触而形成的侧面绝缘层212上形成有用作栅极绝缘层的绝缘层 214。因此，可以防止由于在半导体层205的端部，尤其在半导体层 205的端部和栅电极219彼此重叠的区域(栅电极219越过半导体层 205的端部的区域)的栅极绝缘层的覆盖不良而导致的缺陷，诸如半 导体层和栅电极的短路、漏电流的产生、静电击穿等。结果，可以提 高所完成的半导体器件的可靠性。将侧面绝缘层212的未与半导体层205的侧面接触的表面形成为 弯曲状。优选以带有圆度的形状形成侧面绝缘层212。另外，侧面绝缘层212既可以以如图8A所示那样围绕半导体层 205的方式形成，又可以只形成在栅电极和半导体层端部彼此重叠的 区域。接着，下面参照

图8所示的半导体器件的制造方法的一例。在衬底202上中间夹着绝缘层204形成烏状半导体层，然后与该 半导体层的侧面接触而形成侧面绝缘层212。接着，在将岛状半导体 层局部薄膜化来形成半导体层205之后，在该半导体层205及侧面绝 缘层212上形成绝缘层214。接着，中间夹着绝缘层214在半导体层 205上形成用作栅电极219的导电层216及导电层218。接着，在以 导电层218为掩模添加第一浓度的赋予一种导电类型的杂质元素之 后，进行以导电层216及导电层218为掩模的第二浓度的杂质元素的 添加，以自对准的方式形成一对高浓度杂质区域210、 一对低浓度杂 质区域208、以及沟道形成区域206。这里，作为第一浓度的杂质元 素及第二浓度的杂质元素，添加相同导电类型的杂质元素，例如作为 赋予p型的杂质元素的硼(B)、铝(Al)、镓(Ga);作为赋予n 型的杂质元素的磷(P)、砷(As)等。另外，将第二浓度设定为高 于第一浓度(参照图9A)。从形成栅电极219之后直到在半导体层 中形成沟道形成区域206、低浓度杂质区域208、以及高浓度杂质区 域210的工序与上述实施方式1所示的衬底102、绝缘层104、半导 体层105、侧面绝缘层112、绝缘层114、导电层116、以及导电层118 等的i兌明相同，因此省略。另外，在图9A中，还可以对沟道形成区域206添加用于控制晶 体管的阈值电压的赋予一种导电类型的杂质元素。在形成栅电极219 之前进行对沟道形成区域206的杂质元素的添加即可。另外，也可以在添加赋予一种导电类型的杂质元素之后进行热处 理来将添加了的杂质元素激活。可以通过激光束的照射、使用RTA 或退火炉而进行热处理，并且在400。C至700。C，优选在500。C至650。C 的温度范围进行即可。另外，优选在氮气气氛中进行热处理。接着，形成与导电层216及导电层218的侧面接触的侧壁绝缘层 226 (参照图9B )。形成绝缘层以将导电层216及导电层218埋入该绝缘层中，并且 通过以垂直方向为主体的各向异性蚀刻选择性地蚀刻该绝缘层，来形成侧壁绝缘层226。具体而言，可以通过CVD法或溅射法并使用氧化 硅、氮化硅、氧氮化硅、氮氧化硅等的无机材料；或有机树脂等的有 机材料以单层结构或叠层结构形成绝缘层，并且选择性地蚀刻该绝缘 层来形成侧壁绝缘层226。将侧壁绝缘层226用作在之后形成硅化物 区域时的硅化物用掩模。另外，这里将侧壁绝缘层226的未与导电层 216及导电层218的侧面接触的表面形成为弯曲状。另外，以完全覆 盖形成栅电极219的导电层216及导电层218的侧面的方式形成侧壁 绝缘层226。另外，通过形成侧壁绝缘层226时的蚀刻还蚀刻下层的绝缘层 214，而选择性地露出半导体层205的一部分。具体而言，露出与侧 壁绝缘层226未重叠的区域的高浓度杂质区域210。另外，取决于蚀 刻条件，有时高浓度杂质区域210上层也被蚀刻而厚度减少(被称为 膜厚度的降低)。接着在露出了的半导体层205上形成金属层223 (参照图9C)。至少在露出了的半导体层205上形成金属层223。换句话说，将 金属层223形成在与侧壁绝缘层226未重叠的区域的半导体层205上。 这里，在衬底的整个表面上形成金属层223。使用与半导体层反应而 形成硅化物的材料来形成金属层223。例如，可以使用镍(Ni)、钛 (Ti)、钴(Co)或铂(Pt)等的金属元素；或者包含该金属元素的 合金材料。使用这些材料通过溅射法、蒸镀法、镀敷法等形成金属层 223。必需根据要形成的硅化物区域的厚度而适当地选择金属层223 的厚度。在本实施方式中，作为金属层223形成10nm厚的镍层。另 外，在当形成金属层223时，在露出了的半导体层205上形成有自然 氧化膜的情况下，先去除自然氧化膜然后形成金属层223。接着，在半导体层205的一部分形成硅化物区域224 (参照图 9D)。硅化物区域224是通过进行热处理，半导体层205及金属层223 相接触的区域反应而形成的。另外，硅化物区域224是在金属层223 所接触的区域的半导体层205的一部分形成硅化物而形成的。此时，形成在半导体层205中的高浓度杂质区域210由于在其一部分形成硅 化物并其区域减少而成为高浓度杂质区域211。另外，也可以说在高 浓度杂质区域的一部分形成硅化物区域。例如，在形成镍层作为金属 层223的情况下，作为硅化物区域224形成镍硅化物。同样地，在形 成钛层、钴层、或铂层作为金属层223的情况下，作为硅化物区域224 分别形成钛硅化物、钴硅化物、柏硅化物。可以通过使用RTA或退火炉来进行热处理。具体而言，热处理 在300'C至700。C的温度下进行10秒至1小时，优选进行20秒至30 分钟。在本实施方式中，通过在550。C下进行30秒的热处理来形成由 镍硅化物构成的硅化物区域224。在图9D中，将硅化物区域224形成为其厚度小于被薄膜化的区 域的半导体层205的厚度。详细地说，在与侧壁绝缘层226未重叠的 区域的半导体层205中，在与绝缘层204接触的一側形成高浓度杂质 区域211，并且与该高浓度杂质区域211的上层接触而形成硅化物区 域224 另外，可以通过适当地控制所反应的金属层223的厚度、热处理 的温度、热处理的时间等来选择硅化物区域224的形状和厚度等。例 如，如图IIA所示，也可以在与侧壁绝缘层226未重叠的区域的半导 体层305中，在该区域的半导体层305的一部分或整体形成从上表面 到下表面整体形成硅化物的硅化物区域314。这里，"上表面"是指在 半导体层305中形成有用来形成硅化物的金属层的表面一侧，而"下 表面"是指与绝缘层204相接触的表面一侧。另外，在图11A虽然示 出了在硅化物区域314下形成有高浓度杂质区域310的例子，但也可 以将与侧壁绝缘层226未重叠的区域的半导体层305整体形成为硅化 物区域。在侧壁绝缘层226下有高浓度杂质区域。注意，本发明不特 别限制，还可以在侧壁绝缘层226下的半导体层305 (但，沟道形成 区域206除外)中也形成有硅化物区域的一部分。另外，如图10A所示，在形成于半导体层255中的高浓度杂质 区域260及形成于其上层的硅化物区域274的除了与导电层222接触的区域及其附近以外被薄膜化的情况下，也如图IIB所示那样可以在 与侧壁绝缘层226未重叠的区域的半导体层355的一部分或整体形成 从上面到下面的整体形成硅化物的硅化物区域364。图IIB示出了在 硅化物区域364下有高浓度杂质区域360并且在侧壁绝缘层226下有 高浓度杂质区域359的例子。另外，当残留未反应的金属层223时，在利用热处理形成硅化物 区域224之后去除。具体而言，去除在侧面绝缘层212、侧壁绝缘层 226、导电层218及绝缘层204上形成的金属层223。另外，当未反应 的金属层残留在被形成的硅化物区域224上时，还去除该残留的金属 层。可以通过湿法蚀刻或干法蚀刻来进行未反应的金属层的去除。此 时，作为蚀刻气体或蚀刻溶液，使用可以充分地获得未反应的金属层 和其他层(例如，侧面绝缘层212、侧壁绝缘层226、导电层218、绝 缘层204、以及硅化物区域224)之间的蚀刻选择比的气体或溶液。 换句话说，使用相对于金属层的蚀刻速度高且相对于其他层的蚀刻速 度低的蚀刻气体或蚀刻溶液即可。例如，在使用镍形成金属层223的 情况下，可以通过使用盐酸(HC1)、硝酸(HN03)、以及纯水(1120) 的混合溶液的湿法蚀刻来去除未反应的金属层。例如，可以将溶液的 混合比i殳定为HC1:HN03:H20=3:2:1。另外，本发明的特征之一是与半导体层端部的侧面接触而形成侧 面绝缘层。通过形成侧面绝缘层，还可以防止半导体层的侧面在蚀刻 去除未反应的金属层时被蚀刻。另外，在形成硅化物区域时，需要使该硅化物区域及栅电极不接 触。这是因为若硅化物区域及栅电极接触，则栅电极与源区或漏区 短路而不能实现开关特性(通断比)，因而作为半导体器件不能工作。 因此，在本实施方式中，将形成栅电极219的导电层216及导电层218 的宽度设定为小于用作栅极绝缘层的绝缘层214的宽度，并且使侧壁 绝缘层226的端部与绝缘层214的端部大致一致。接着，以覆盖设置在衬底202上的绝缘层或导电层等的方式形成 绝缘层220。接着，形成中间夹着硅化物区域224与形成在半导体层205中的高浓度杂质区域211电连接的导电层222 (参照图9E)。导 电层222用作源电极或漏电极。绝缘层220、导电层222分别通过与 上述实施方式1所示的绝缘层120、导电层122相同的工序来形成即 可。另外，以与硅化物区域224接触的方式形成导电层222，该硅化 物区域224形成在未薄膜化的区域的半导体层205中。因此，可以防 止如下情况当在绝缘层220形成用来形成导电层222的开口时，该 开口附近的半导体层被去除而消失。结果，可以防止在制造工序中的 成品率的降低。另外，在本实施方式中采用了当将半导体层及用作源 电极或漏电极的导电层彼此电连接时，其之间夹有硅化物区域的结 构。由此，可以实现接触电阻的降低，因此可以实现低耗电化且高功 能化。通过上述工序，可以形成应用本发明的薄膜晶体管200。注意， 本实施方式所示的晶体管的结构是一例，而不局限于图示的结构。例如，在上述的图10A所示的薄膜晶体管中，在形成有高浓度 杂质区域260及硅化物区域274的区域的半导体层255中，除了与导 电层222接触的区域及其附近以外被薄膜化。这里，将说明半导体层 255的制造方法的一例。与中间夹着绝缘层204在衬底202上形成的岛状半导体层203 的侧面接触而形成侧面绝缘层262 (参照图10B)。控制蚀刻条件，以使侧面绝缘层262的从底面(与绝缘层204 接触的表面)朝垂直方向的高度小于半导体层203。优选地，在之后 将半导体层203薄膜化时，使侧面绝缘层262的高度等于被薄膜化的 区域的从底面朝垂直方向的高度。例如，在将半导体层203局部薄膜 化的区域的厚度设为10nm的情况下，将侧面绝缘层262的高度设定 为10nm。作为侧面绝缘层262的材料或形成方法等，与实施方式1 的侧面绝缘层112相同即可。另外，半导体层203的形成方法也与上 述实施方式1所示的半导体层103的说明相同。接着，将半导体层203局部薄膜化而形成半导体层255 (参照图10C)。通过选择性地蚀刻半导体层203来将它局部薄膜化而形成半导 体层255。这里，图10A的O-P截面图所示的半导体层255和上迷图 8B所示的O-P截面图的半导体层205的差别是与侧面绝缘层接触的 区域的半导体层的厚度。在图8B的0-P截面图中，半导体层205的 端部未薄膜化，侧面绝缘层的从底面(与绝缘层204接触的表面)的 高度与未薄膜化的区域的从底面(与绝缘层204接触的表面)的高度 大致一致，而在图10A的O-P截面图中，半导体层的端部也被薄膜 化，侧面绝缘层的从底面(与绝缘层204接触的表面)的高度与被薄 膜化的区域的从底面(与绝缘层204接触的表面)的高度大致一致。 注意，至少不将在半导体层255中的与形成源电极或漏电极的导电层 222接触的区域薄膜化。通过使用抗蚀剂掩模264选择性地覆盖半导体层203并且蚀刻不 被该抗蚀剂掩模264覆盖的半导体层203来将它局部薄膜化，而形成 半导体层255。此时，控制蚀刻条件，以将所需厚度的半导体层残留 在不被抗蚀剂掩模264覆盖的区域。进行薄膜化的方法与上述实施方 式1的形成半导体层105的方法相同。在蚀刻后，形成了的半导体层 255具有凹凸，并且凹部是被薄膜化的区域。凸部是被抗蚀剂掩模264 覆盖而未薄膜化的区域，并且之后与导电层222接触。在形成所需形 状的半导体层255后，去除抗蚀剂掩模264。另外，半导体层255的 厚度为0.5nm至200nm，优选为10nm至50nm。而且，在半导体层 255中被薄膜化的区域的厚度为0.5nm至30nm，优选为10nm至 25誰。然后，在将绝缘层214形成于半导体层255上之后的工序与图9 所说明的工序相同。另外，图10A所示的薄膜晶体管250的制造方法不局限于上述 方法。还可以通过在形成岛状半导体层203及与其侧面接触且与半导 体层侧面的高度大致一致的侧面绝缘层之后，以半导体层203及侧面局部薄膜化，来形成图10C所示的半导体层255。在应用本发明而制造的半导体器件中，将半导体层局部薄膜化， 并且在该被薄膜化的区域形成有沟道形成区域。因此，由于可以降低 亚阈值并且降低晶体管的阈值电压，所以可以提高半导体器件的工作 特性。另外，由于可以降低起因于半导体层的端部的缺陷，因此可以 制造可靠性高的半导体器件。由此，可以实现半导体器件的高功能化。另外，本实施方式采用了如下结构当将用作源区或漏区的高浓度杂质区域和形成源电极或漏电极的导电层彼此电连接时，在两者之间夹有硅化物区域。结果，由于可以降低接触电阻，因此可以降低半 导体器件的耗电量。注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。实施方式3在本实施方式中，参照附图对与上述实施方式不同结构的半导体 器件的例子进行说明。具体地说，示出如下例子与栅电极的侧面接 触而形成侧壁绝缘层，并且将该侧壁绝缘层用于当形成LDD区域时 的掺杂用掩模。注意，将与上述实施方式1或2重复的结构简化并省 略一部分来说明。在衬底402上中间夹着绝缘层404形成岛状半导体层，然后形成 与该半导体层的侧面接触的侧面绝缘层412。接着，将岛状半导体层 局部薄膜化来形成半导体层405。接着，在半导体层405及侧面绝缘 层412上形成绝缘层414。接着，中间夹着绝缘层414在半导体层405 上层叠形成用作栅电极419的导电层416及导电层418。接着，对半 导体层405选择性地添加第一浓度的赋予一种导电类型的杂质元素， 来形成一对低浓度杂质区域407和沟道形成区域406 (参照图13A)。 这里，以导电层418为掩模以自对准的方式形成一对低浓度杂质区域 407和位于该一对低浓度杂质区域407之间的沟道形成区域406。从形成栅电极419之后直到形成一对低浓度杂质区域407的工序 与上述实施方式1所示的衬底102、绝缘层104、半导体层105、侧面绝缘层112、绝缘层114、导电层116、导电层118、沟道形成区域106、 以及低浓度杂质区域107等的说明相同，从而省略。接着，形成与导电层416及导电层418的侧面接触的侧壁绝缘层 426。然后，对半导体层405选择性地添加第二浓度的杂质元素，来 形成用作LDD区域的低浓度杂质区域408和用作源区或漏区的高浓 度杂质区域410 (参照图13B)。这里，以侧壁绝缘层426及栅电极 419为掩模，以自对准的方式形成用作LDD区域的低浓度杂质区域 408和用作源区或漏区的高浓度杂质区域410。这里，作为第一浓度 的杂质元素及第二浓度的杂质元素添加相同导电类型的杂质元素，例 如可以添加赋予p型的杂质元素即硼(B)、铝(Al)或镓(Ga); 或者赋予n型的杂质元素即磷(P)或砷(As)等。另外，将第二浓 度设定为高于笫一浓度来添加杂质元素。换句话说，高浓度杂质区域 410包含比低浓度杂质区域407高浓度的杂质元素。这里，以侧壁绝缘层426及栅电极419为掩模添加杂质元素。因 此，用作LDD区域的低浓度杂质区域408形成在半导体层405中的 与侧壁绝缘层426及导电层416重叠且与导电层418未重叠的区域。 另外，高浓度杂质区域410形成在半导体层405中的与侧壁绝缘层426 及栅电极419未重叠的区域。用作LDD区域的低浓度杂质区域408具有緩和漏区附近的电场 的效果。因此，可以抑制热栽流子的产生。另外，还可以对沟道形成区域406添加用来控制晶体管的阈值电 压的赋予一种导电类型的杂质元素。在形成栅电极419之前进行对沟 道形成区域406的杂质元素添加即可。另外，还可以在添加赋予一种导电类型的杂质元素之后进行热处 理来将添加的杂质元素激活。可以通过激光束的照射、或者利用RTA 或退火炉而进行热处理，并且在400'C至700'C，优选在500。C至650。C 的温度范围进行即可。另外，优选在氮气气氛中进行热处理。另外，因为当形成侧壁绝缘层426时的蚀刻，下层的绝缘层414 也被蚀刻，而选择性地露出半导体层405的一部分，具体地是与侧壁绝缘层426未重叠的区域。此时，取决于蚀刻条件，有时半导体层405 的上层也被蚀刻而厚度减少。接着，在露出的半导体层405上形成金属层，然后通过热处理形 成硅化物区域424 (参照图13C)。可以通过在将金属层至少形成于露出的半导体层405上之后进 行热处理而形成硅化物区域424。这里，使用与半导体层反应而形成 硅化物的材料如镍(M)、钛(Ti)、钴(Co)或钿(Pt)等的金属 元素或者包含该金属元素的合金材料通过溅射法等来形成金属层。通 过进行热处理，使半导体层405及金属层彼此接触的区域反应，在该 区域的半导体层405的一部分形成硅化物，而形成硅化物区域424。 此时，在形成于半导体层405中的高浓度杂质区域410的一部分形成 硅化物，其区域减少，而成为高浓度杂质区域411。另外，还可以认 为硅化物区域形成在高浓度杂质区域的一部分上边。通过利用RTA 或退火炉来进行热处理即可。另外，在自然氧化膜形成于露出的半导 体层405上的情况下，先去除自然氧化膜然后形成金属层。另外，通过适当地控制使反应的金属层的厚度、热处理温度或热 处理时间等，可以选择硅化物区域424的形状、厚度等。这里示出了 其厚度小于半导体层405中的被薄膜化的区域的厚度地形成硅化物区 域424的例子。当然，还可以形成在半导体层405中的与侧壁绝缘层 426及栅电极419未重叠的区域整体形成硅化物的硅化物区域。另外， 还可以在侧壁绝缘层426下的半导体层405也形成有硅化物区域。另 外，在形成硅化物区域424之后，使用湿法蚀刻或千法蚀刻去除未反 应的金属层。另外，由于在半导体层的侧面形成有侧面绝缘层，所以 还可以防止当蚀刻去除未反应的金属层时，半导体层的侧面也被蚀 刻。接着，以覆盖形成在衬底402上的绝缘层或导电层等的方式形成 绝缘层420。接着，形成中间夹着硅化物区域424与形成于半导体层 405中的高浓度杂质区域411电连接的导电层422 (参照图13D)。 导电层422用作源电极或漏电极。绝缘层420、导电层422分别通过与上述实施方式1所示的绝缘层120、导电层122相同的工序来形成。 另外，以与形成在未薄膜化的区域的半导体层405中的硅化物区 域424接触的方式形成导电层422。因此，可以防止当在绝缘层420 中形成用来形成导电层422的开口时，该开口附近的半导体层被去除 而消失，并且可以防止接触电阻的增加。结果，可以防止在制造工序 中的成品率的降低，并且可以实现所完成的半导体器件的高功能化。 另外，在本实施方式中采用了当将半导体层及用作源电极或漏电极的 导电层彼此电连接时，在它们之间夹有硅化物区域的结构。因此，由 于可以实现接触电阻的降低，所以可以实现低耗电化且高功能化。另 外，通过形成硅化物区域，可以实现用作源区或漏区的杂质区域的低 电阻化。因此，可以抑制接通电流的降低，并且防止半导体器件的工 作特性的退化。通过上述工序，可以形成应用了本发明的薄膜晶体管400。注意， 本实施方式所示的晶体管的结构是一例，不局限于图示的结构。在应用本发明而制造的半导体器件中，将半导体层局部薄膜化， 并且在该被薄膜化的区域形成有沟道形成区域。因此，由于可以降低 亚阈值并且降低晶体管的阈值电压，所以可以提高半导体器件的工作 特性。另外，由于釆用不将与形成源电极或漏电极的导电层连接的区 域薄膜化的结构，因此可以防止当形成接触孔时的半导体层的消失等 缺陷。而且，由于采用在形成源电极或漏电极的导电层及用作源区或 漏区的高浓度杂质区域之间夹有硅化物区域的结构，因此可以降低接 触电阻，并且可以实现半导体器件的低耗电化。另外，通过在半导体 层的端部形成侧面绝缘层，由于可以降低起因于半导体层的形状的缺 陷，因此可以制造可靠性高的半导体器件。由此，可以实现半导体器 件的高功能化。注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。实施方式4在本实施方式中，参照附图对与上述实施方式不同的结构的半导体器件的例子进行说明。具体而言，对添加用于控制晶体管的阈值电 压的赋予一种导电类型的杂质元素的例子进行说明。另外，将与上述实施方式1至3重复的结构简化并省略其一部分来说明。 在衬底602上形成第一绝缘层604 (参照图29A)。 作为衬底602，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶 瓷衬底、表面形成有绝缘层的金属衬底、或半导体衬底如硅衬底等。通过CVD法、濺射法、ALD法等并且使用氧化硅、氮化硅、氧 氮化硅、氮氧化硅等来形成第一绝缘层604。第一绝缘层604用作基 底绝缘层。具体而言，第一绝缘层604用作阻挡层，该阻挡层防止碱 金属等从衬底602扩散到半导体层中而引起污染。另外，在衬底602 的表面上有凹凸时，第一绝缘层604还可以用作用来平坦化的层。另 外，用作基底绝缘层的绝缘层可以具有单层结构或两层以上的叠层结 构。接着，向第 一绝缘层604添加赋予一种导电类型的杂质元素606, 来形成第二绝缘层608 (参照图29B)。第二绝缘层608相当于包含 所添加的杂质元素606的第一绝缘层604。作为赋予一种导电类型的杂质元素606,可以使用赋予p型的元 素如硼(B)、铝(AI)、镓(Ga)等；或者赋予n型的元素如磷(P )、 砷(As )等。通过离子注入法或热扩散法等的掺杂法添加杂质元素606 即可。注意，当向第一绝缘层604添加杂质元素606时，杂质元素606 有时还添加到下方的衬底602中。在第二绝缘层608上形成半导体层610 (参照图29C)。在本实 施方式中，作为半导体层610形成非晶半导体层。优选使用以硅为主 要成分的材料形成半导体层，具体地说，可以使用硅、硅锗等通过 CVD法或濺射法而形成。另外，还可以使用锗形成。接着，使半导体层610结晶，而形成具有结晶性的半导体层614。 通过晶化时的热处理，包含在第二绝缘层608中的杂质元素606扩散 到半导体层614中(参照图29D)。作为半导体层的晶化法，釆用激 光晶化法、利用快速热退火(RTA)或退火炉的热晶化法、使用促进晶化的金属元素的晶化法、或组合了这些方法的方法等。对于晶化法 的详细说明与上述实施方式l相同。例如，在本实施方式中，可以使用CW激光器进行晶化。此时，借助于激光束612的照射，包含在第 二绝缘层608中的杂质元素606扩散到半导体层610中，而形成具有 结晶性的半导体层614。半导体层614包含从第二绝缘层608扩散的 杂质元素606，并且借助于该杂质元素可以控制阈值电压。包含在半导体层614的杂质元素的浓度取决于所希望的阈值电 压。例如，在包含赋予p型的杂质元素的情况下，将杂质元素的浓度 设定为大约lxlO"cii^至1><1018 11-3左右即可。由于半导体层614的 一部分之后形成沟道形成区域，所以可以通过将预定浓度的杂质元素 扩散到半导体层614中，强制使晶体管的阈值电压迁移而获得所希望 的阈值电压。另外，通过晶化时的热处理，包含在第二绝缘层608的杂质元素 606扩散到半导体层中。由此，在半导体层的晶化结束后，包含在第 二绝缘层608中的杂质元素的浓度降低。通过把以上述方式所获得的具有结晶性的半导体层614加工成 所希望的形状，可以用于实施方式1至3的半导体器件的半导体层。根据本实施方式，可以向基底绝缘层添加杂质元素且利用结晶化 将杂质元素间接添加到半导体层。由此，由于不需要通过掺杂法等将 杂质元素直接添加到半导体层中，因此可以防止当摻杂时产生的缺陷 等，并且可以防止半导体层的结晶性受影响。另外，还可以通过用于 晶化的热处理，来进行杂质元素的激活。注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。实施方式5在本实施方式中，参照图15至22对与上述实施方式不同的半导 体器件及其制造方法的例子进行说明。具体而言，示出安装有具有不 同导电类型的薄膜晶体管的半导体器件的例子。图15是本实施方式所示的半导体器件的俯视图及截面图，其中示出了具有多个晶体管的半导体器件的结构。图15A是俯视图，图 15B示出沿图15A中的虚线A1-B1间的截面图，并且图15C示出沿 图15A中的虚线A2-B2间的截面图.注意，在图15A中，部分省略 薄膜等的结构要素。图15所示的半导体器件包括在衬底800上中间夹着绝缘层802 设置为岛状的半导体层805及半导体层813、中间夹着绝缘层822设 置在该半导体层805及半导体层813上的形成栅电极的导电层824及 导电层826、中间夹着绝缘层836及绝缘层838 "i更置在该导电层826 上的形成源电极或漏电极的导电层840 (参照图15A至15C)。栅电极由导电层824及导电层826的叠层结构形成。导电层824 及导电层826以横穿岛状半导体层805和813的方式设置。另外，与 导电层824及导电层826的侧面接触而设置有侧壁绝缘层828。另外， 这里虽然示出了栅电极由导电层824及导电层826这几年两层的叠层 结构形成的例子，但本发明不特别限制，栅电极可以具有单层结构或 三层以上的叠层结构。另外，在釆用叠层结构形成栅电极的情况下， 还可以使下层的导电层的宽度增大。而且，既可以将作为栅电极形成 的导电层的侧面形成为锥形，又可以釆用由两层以上的导电层构成的 叠层结构并使各个层具有不同的锥形角。另外，在之后不形成硅化物 区域的情况下，也可以不形成侧壁绝缘层828。设置为乌状的半导体层805具有被局部薄膜化的区域。半导体层 805包括沟道形成区域806、用作LDD区域的一对低浓度杂质区域 808、用作源区或漏区的一对高浓度杂质区域810、以及与高浓度杂质 区域810接触的硅化物区域861。沟道形成区域806形成在中间夹着 绝缘层822与导电层824及导电层826重叠的区域的半导体层805中。 另外，沟道形成区域806形成在半导体层805中的被局部薄膜化的区 域。低浓度杂质区域808形成在中间夹着绝缘层822与侧壁绝缘层828 重叠的区域的半导体层805中。高浓度杂质区域810形成在中间夹着 绝缘层822与导电层824、导电层826及侧壁绝缘层828未重叠的区 域的半导体层805中。另外，在中间夹着绝缘层822与导电层824、导电层826及侧壁绝缘层828未重叠且与高浓度杂质区域810上接触 的区域的半导体层805中形成有硅化物区域861。另外，也可以认为 硅化物区域861是高浓度杂质区域810的一部分。硅化物区域861的至少一部分形成在未薄膜化的区域的半导体 层805中。另外，虽然这里示出了以其厚度低于被薄膜化的区域的半 导体层805的厚度的方式形成硅化物区域861的例子，但不特别限制。 例如，还可以在与侧壁绝缘层828未重叠的区域的半导体层805的一 部分或整体形成从上表面到下表面整体形成硅化物的硅化物区域。这 里，"上表面，，是指在半导体层805中的形成用于形成硅化物的金属层 的表面一侧，而"下表面"是指与绝缘层802接触的表面一侧。另外， 还可以在侧壁绝缘层828下的半导体层805中(但，沟道形成区域806 除非)也形成有硅化物区域的一部分。另外，用作栅极绝缘层的绝缘层822只形成在半导体层805与侧 壁绝缘层828、形成栅电极的导电层824及导电层826彼此重叠的区 域。另外，在不形成硅化物区域861的情况下，还可以以覆盖半导体 层整体的方式形成用作栅极绝缘层的绝缘层822。另外，用作源电极 或漏电极的导电层840接触于珪化物区域861且中间夹着该硅化物区 域861与高浓度杂质区域810电连接。沟道形成区域806位于一对高浓度杂质区域810之间，并且低浓 度杂质区域808分别位于沟道形成区域806和高浓度杂质区域810之 间。换句话说，沟道形成区域806位于一对高浓度杂质区域810之间 及一对低浓度杂质区域808之间，并且与一对低浓度杂质区域808接 触。另外，高浓度杂质区域810以高于低浓度杂质区域808的浓度添 加有赋予一种导电类型的杂质元素。另外，与半导体层805的侧面接 触而i殳置有侧面绝缘层812。同样地，设置为岛状的半导体层813具有被局部薄膜化的区域。 半导体层813包括沟道形成区域814、用作LDD区域的低浓度杂质区 域816、用作源区或漏区的高浓度杂质区域818、以及与高浓度杂质 区域818上面接触的硅化物区域863。沟道形成区域814形成在中间夹着绝缘层822与导电层824及导电层826重叠的区域的半导体层813 中。另外，沟道形成区域814形成在被局部薄膜化的区域的半导体层 813中。低浓度杂质区域816形成在中间夹着绝缘层822与侧壁绝缘 层828重叠的区域的半导体层813中。高浓度杂质区域818形成在中 间夹着绝缘层822与导电层824、导电层826及侧壁绝缘层828未重 叠的区域的半导体层813中。另外，中间夹着绝缘层822与导电层824、 导电层826及侧壁绝缘层828未重叠且与高浓度杂质区域818上面接 触的区域的半导体层813中形成有硅化物区域863。另外，还可以认 为珪化物区域863是高浓度杂质区域818的一部分。硅化物区域863的至少一部分形成在未薄膜化的区域的半导体 层813中。注意，虽然这里示出了以其厚度小于被薄膜化的区域的半 导体层813的厚度的方式形成硅化物区域863的例子，但不特别限制。 例如，还可以在与侧壁绝缘层828未重叠的区域的半导体层813的一 部分或整体形成从上表面到下表面整体形成硅化物的硅化物区域。这 里，"上表面"是指在半导体层813中的形成用于形成硅化物的金属层 的表面一侧，而"下表面"是指与绝缘层802接触的表面一侧。另外， 还可以在侧壁绝缘层828下的半导体层813中(但，沟道形成区域814 除非)也形成有硅化物区域的一部分。另外，用作栅极绝缘层的绝缘层822只形成在半导体层813与侧 壁绝缘层828、形成栅电极的导电层824及导电层826彼此重叠的区 域。另外，在不形成硅化物区域863的情况下，还可以以覆盖半导体 层整体的方式形成用作栅极绝缘层的绝缘层822。另外，用作源电极 或漏电极的导电层840与硅化物区域863接触且中间夹着该硅化物区 域863与高浓度杂质区域818电连接。沟道形成区域814位于高浓度杂质区域818之间，并且低浓度杂 质区域816分别位于沟道形成区域814和高浓度杂质区域818之间。 换句话说，沟道形成区域814位于一对高浓度杂质区域818之间及一 对低浓度杂质区域816之间，并且与一对低浓度杂质区域816接触。 另外，高浓度杂质区域818以高于低浓度杂质区域816的浓度添加有赋予一种导电类型的杂质元素。另外，与半导体层813的侧面接触地 设置有侧面绝缘层820。在本实施方式中，在半导体层805及半导体层813中添加有互不 相同的导电类型的杂质元素。换句话说，低浓度杂质区域808及高浓 度杂质区域810添加有赋予与低浓度杂质区域816及高浓度杂质区域 818不同的导电类型的杂质元素。另外，有时在硅化物区域861中也 添加有赋予与硅化物区域863不同导电类型的杂质元素。在半导体层805及半导体层813与形成栅电极的导电层824、导 电层826之间设置有绝缘层822。绝缘层822用作栅极绝缘层。另外， 与半导体层805的侧面接触而形成有侧面绝缘层812，同样地，与半 导体层813的侧面接触而形成有侧面绝缘层820。另外，如图15A和 15C所示，在形成栅电极的导电层824及导电层826横穿的区域的半 导体层805中，在半导体层805及与其侧面接触而形成的侧面绝缘层 812上形成有用作栅极绝缘层的绝缘层822。同样地，在半导体层813 中的形成栅电极的导电层824及导电层826横穿的区域，在半导体层 813及与其侧面接触而形成的侧面绝缘层820上形成有用作栅极绝缘 层的绝缘层822。因此，可以防止起因于在半导体层805及半导体层 813的端部的绝缘层的覆盖不良的缺陷，特别是起因于在半导体层805 及半导体层813中的形成栅电极的导电层824及导电层826横穿的区 域(栅电极越过半导体层端部的区域)的绝缘层的覆盖不良的缺陷， 如半导体层和栅电极的短路、漏电流的产生、以及静电击穿等。结果，可以提高所完成的半导体器件的可靠性。以通过形成在绝缘层836及绝缘层838中的开口与形成在半导体 层805中的高浓度杂质区域810及形成在半导体层813中的高浓度杂 质区域818电连接的方式设置形成源电极或漏电极的导电层840。此 时，导电层840及高浓度杂质区域810中间夹着硅化物区域861而连 接。同样地，导电层840及高浓度杂质区域818中间夹着硅化区域863 而连接。另外，导电层840与半导体层805及半导体层813中的未薄 膜化的区域接触。另外，如图15所示，也可以通过将形成在半导体层805中的高浓度杂质区域810和形成在半导体层813中且具有与高 浓度杂质区域810不同的导电类型的高浓度杂质区域818电连接，而 形成CMOS电路。接着，参照附图对图15所示的半导体器件的制造方法的一例进 行说明。首先，在衬底800上中间夹着绝缘层802形成島状半导体层801 及岛状半导体层803 (参照图16A、图20A、图21A )。作为衬底800使用具有绝缘表面的衬底即可。例如，可以使用玻 璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、表面形成有绝缘层的金 属衬底等。通过使用CVD法、'减射法或ALD法并且4吏用氧化硅、氮化珪、 氧氮化硅、氮氧化硅等的材料来形成绝缘层802。绝缘层802用作阻 挡层，该阻挡层防止碱金属等从衬底800扩散到半导体层801及半导 体层803中而引起的污染。另外，当在衬底800的表面上有凹凸时， 绝缘层802还可以用作用来平坦化的层。另外，若来自衬底800的杂 质扩散或衬底800表面上的凹凸不成为大问题，就也可以不形成绝缘 层802。另外，虽然这里以单层结构形成基底绝缘层，但还可以采用 两层以上的叠层结构。优选通过使用CVD法或溅射法并且使用硅、锗、以硅为主要成 分的材料如硅锗等来形成半导体层801及半导体层803。例如，作为 半导体层801及半导体层803，可以通过使用以硅为主要成分的材料 形成非晶半导体层并且在使该非晶半导体层结晶之后选择性地进行 蚀刻，而形成岛状半导体层。在使非晶半导体层结晶的情况下，可以 通过激光晶化法、利用RTA或退火炉的热晶化法、使用促进晶化的 金属元素的热晶化法、或组合它们的方法来进行。另外，在进行激光 晶化法的情况下，由于可以形成朝一个方向较长的晶粒，因此优选使 用CW激光器或重复频率为10MHz以上的脉冲激光器。半导体层801 及半导体层803的厚度形成为10nm至200nm，优选形成为30nm至 50nm。另外，半导体层801及半导体层803既可以形成为其端部具有锥 形，又可以形成为其端部具有垂直形状。通过适当地选择蚀刻条件而 可以控制半导体层的端部的形状。另外，虽然这里示出了使用各种晶化法来形成半导体层801及半 导体层803的例子，但还可以使用绝缘表面上设置有单晶半导体层的 SOI衬底而代替上述那样的薄膜工艺。在此情况下，设置在绝缘表面 上的单晶半导体层成为半导体层801及半导体层803。接着，形成与半导体层801的侧面接触的侧面绝缘层812以及与 半导体层803的侧面接触的侧面绝缘层820 (参照图16B、图20A、 图21B)。可以通过以覆盖设置为岛状的半导体层801以及半导体层803 且使它们埋入其中的方式形成绝缘层，并且进行以垂直方向为主体的 各向异性刻蚀来选择性地蚀刻该绝缘层，只留下接触于半导体层801 及半导体层803的侧面的区域，来形成侧面绝缘层812及侧面绝缘层 820。具体地说，首先形成绝缘层以将半导体层801及半导体层803 埋入该绝缘层中。通过使用CVD法或溅射法并且使用氧化硅、氮化 硅、氧氮化珪、氮氧化珪、SiOF、 SiOC、 DLC、多孔二氧化硅等材 料来形成该绝缘层。优选的是，通过形成其介电常数小于之后形成在 半导体层801及半导体层803上的绝缘层822的层，可以緩和起因于 半导体层端部的形状的电场集中。另外，以能够至少充分地覆盖半导 体层801及半导体层803的端部的厚度形成以覆盖半导体层801及半 导体层803上的方式形成的绝缘层，优选的是，以半导体层801及半 导体层803的1.5倍至3倍的厚度形成。接着，通过进行以垂直方向为主体的各向异性刻蚀，选择性地蚀 刻以覆盖半导体层801及半导体层803的方式形成的绝缘层，以形成 侧面绝缘层812及侧面绝缘层820。侧面绝缘层812及侧面绝缘层820 可以为带有圓度的形状或具有棱角的形状。优选的是，通过将侧面绝 缘层812及侧面绝缘层820的棱角部形成为平緩形状，可以提高层叠在上层的层的覆盖率。注意，有时由于当形成侧面绝缘层812及侧面绝缘层820时的蚀 刻的影响，半导体层801及半导体层803的一部分非晶体化。在此情 况下，也可以选择性地蚀刻半导体层801及半导体层803的非晶体化 的区域。另外，还可以通过进行激光束的照射或利用RTA或退火炉 的热处理，使半导体层801及半导体层803再结晶。此外，也可以在向 半导体层添加赋予一种导电类型的杂质元素来形成杂质区域之后，在 进行为了使杂质区域激活的热处理的同时，进行再结晶。接着，将半导体层801及半导体层803局部薄膜化，而形成半导 体层805及半导体层813 (参照图16C、图20B、图21C)。通过选择性地蚀刻半导体层801并将它局部薄膜化而形成半导 体层805。同样地，通过选择性地蚀刻半导体层803并将它局部薄膜 化而形成半导体层813。此时，预先使用抗蚀剂掩模849覆盖不需要 薄膜化的区域。另外，需要控制蚀刻条件，以在不被抗蚀剂掩模覆盖 的区域留下所希望的厚度的半导体层。优选从形成有抗蚀剂掩模849 的一侧向绝缘层802 —侧并且以垂直方向为主体地进行对半导体层 801及半导体层803的蚀刻。在蚀刻后，形成的半导体层805及半导 体层813具有凹部，并且该凹部成为被薄膜化的区域。另外，在蚀刻 半导体层之后，去除抗蚀剂掩模849。半导体层805及半导体层813的厚度为0.5nm至200nm，优选 为10nm至50nm。并且，半导体层805及半导体层813的被薄膜化 的区域的厚度为0.5nm至30nm，优选为10nm至25nm。另外，在将半导体层801及半导体层803薄膜化时，优选蚀刻不 被抗蚀剂掩模849覆盖的区域的侧面绝缘层812及侧面绝缘层810， 以使它的从底面(与绝缘层802接触的表面)的高度与半导体层801 及半导体层803的从底面(据绝缘层802接触的表面)的高度大致相 同的(参照图20B、图21C)。采用半导体层801、半导体层803、侧 面绝缘层812及侧面绝缘层820的蚀刻速度大致相同的蚀刻条件，即 采用蚀刻选择比近于1的条件即可。此外，也可以以低浓度向半导体层805及半导体层813添加赋予 一种导电类型的杂质元素，以便控制之后所完成的薄膜晶体管的阈值 电压。在此情况下，杂质元素还添加到所完成的薄膜晶体管的沟道形 成区域。作为赋予一种导电类型的杂质元素，可以使用赋予n型的杂 质元素如磷(P)、砷(As)等；以及赋予p型的杂质元素如硼(B)、 铝(Al)、镓(Ga)等。例如，可以使用硼作为杂质元素以lxlO"cm-3 至lxlO"cm^的浓度添加到半导体层805及半导体层813。此时，既 可以向半导体层805及半导体层813添加不同浓度的杂质元素，又可 以向半导体层805及半导体层813添加不同导电类型的杂质元素。接着，在半导体层805及与其侧面接触的侧面绝缘层812、以及 半导体层813及与其侧面接触的侧面绝缘层820上形成绝缘层822(参 照图16D、图21D)。通过CVD法、濺射法或ALD法并且使用氧化硅、氮化硅、氧 氮化硅、氮氧化硅、氮化铝等的材料形成绝缘层822。优选使用其介 电常数大于与半导体层805的侧面接触的侧面绝缘层812、以及与半通过使用上述材料中的一种或多种以单层结构或叠层结构形成绝缘 层822。此外，也可以通过利用高密度等离子体处理使半导体层805 及半导体层813固相氧化或固相氮化，而形成绝缘层822。绝缘层822 用作栅极绝缘层。绝缘层822的厚度为lnm至50nm，优选为lnm至 20nm，更优选为lnm至10nm。接着，中间夹着绝缘层822在半导体层805及半导体层813上分 别层叠形成用作栅电极的导电层824和导电层826 (参照图17A、图 20C、图22A)。另外，形成栅电极的导电层824及导电层826形成 在半导体层805和半导体层813中的被局部薄膜化的区域上。可以通过CVD法或'溅射法并且使用钽(Ta )、鴒(W )、钛(Ti)、 钼(Mo )、铬(Cr )、铝(Al)、铜(Cu )或铌(Nb )等金属元素； 包含该金属元素的合金材料；或包含该金属元素的化合物材料在衬底 的整个表面上形成导电层，然后选择性地蚀刻该导电层，而形成形成栅电极的导电层。另外，还可使用以添加有磷等赋予一种导电类型的 杂质元素的以多晶硅为代表的半导体材料来形成。另外，形成栅电极 的导电层可以具有单层结构或三层以上的叠层结构。另外，还可以将 栅电极的侧面形成为锥形。在采用导电层的叠层结构形成栅电极时， 既可以将下层的导电层的宽度设定为大于上层的导电层的宽度，又可 以将各层的侧面形成为具有不同锥形角的形状。在本实施方式中，在衬底的整个表面上形成导电层之后，选择性地蚀刻该导电层来将它加工为所希望的形状，而形成导电层824及导 电层826。这里，蚀刻加工形成在衬底的整个表面上的导电层，以使 分离的导电层分别横穿岛状半导体层805及半导体层813。此时，进 行加工，以分离的导电层在与岛状半导体层805及半导体层813未重 叠的区域成为一体。换言之，以从一个导电层分支的两条导电层分别 横穿岛状半导体层805及半导体层813的方式形成导电层。接着，以覆盖半导体层813上的方式选择性地形成抗蚀剂掩模 850，并且以该抗蚀剂掩模850、导电层824以及导电层826为掩模向 半导体层805第一浓度的添加赋予一种导电类型的杂质元素851,而 形成杂质区域807 (参照图17B、图20C)。这里，以导电层824及 导电层826为掩模添加杂质元素851，以自对准的方式形成一对杂质 区域807和位于该一对杂质区域807之间的沟道形成区域806。作为 杂质元素851，可以^^用赋予n型的杂质元素如磷、砷等；以及赋予 p型的元素如硼、铝、镓等。这里，作为杂质元素851添加磷(P)。 另外，杂质区域807形成用作之后的LDD区域的低浓度杂质区域的 一部分。此外，在导电层824、 826下的半导体层805中形成沟道形 成区域806。由此，沟道形成区域806形成在被局部薄膜化的区域的 半导体层805中。接着，以覆盖半导体层805上的方式选择性地形成抗蚀剂掩模 852，并且以该抗蚀剂掩模852、导电层824、以及导电层826为掩模 向半导体层813添加第二浓度的赋予一种导电类型的杂质元素853， 而形成杂质区域815 (参照图17C、图20C)。这里，以导电层824及导电层826为掩模添加杂质元素853，以自对准的方式形成一对杂 质区域815和位于该一对杂质区域815之间的沟道形成区域814。作 为杂质元素853，使用具有与预先添加到半导体层805中的杂质元素 851不同导电类型的元素。在本实施方式中，添加硼(B)。另外， 杂质区域815形成用作之后的LDD区域的低浓度杂质区的一部分。 另外，在位于导电层824及导电层826下的半导体层813中形成沟道 形成区域814。由此，沟道形成区域814形成在被局部薄膜化的区域 的半导体层813中。接着，形成与导电层824及导电层826的侧面接触的侧壁绝缘层 828 (参照图17D、图20C、图22A )。可以通过CVD法或溅射法并 且使用氧化硅、氮化硅、氧氮化珪、氮氧化硅等无机材料、或者有机 树脂等有机材料形成单层结构或叠层结构的绝缘层，并且进行以垂直 方向为主体的各向异性刻蚀选择性地蚀刻该绝缘层，来将侧壁绝缘层 828形成在导电层824及导电层826的侧面。这里，将侧壁绝缘层828 的未与导电层824及导电层826的侧面接触的一面形成为弯曲状。具 体地说，将它形成为具有任意曲率且相对于接触的导电层824及导电 层826的侧面弯曲为凸形状。当然，本发明不特别限制，可以将侧壁 绝缘层828形成为具有棱角的形状，而不是带有圆度的形状。另外， 可以使用侧壁绝缘层828作为形成用作LDD区的低浓度杂质区域时 的掺杂用掩模。另外，借助于形成侧壁绝缘层828时的蚀刻，下层的绝缘层822 也被蚀刻，使半导体层805及半导体层813的一部分，详细的是选择 性地露出与侧壁绝缘层828未重叠的区域。绝缘层822残留在侧壁绝 缘层828、导电层824、导电层826和半导体层805重叠的区域以及 侧壁绝缘层828、导电层824、导电层826和半导体层813重叠的区 域。另外，取决于当形成侧壁绝缘层828时的蚀刻条件，有时半导体 层805及半导体层813的上层也被蚀刻而减少厚度。接着，以覆盖半导体层813上的方式选择性地形成抗蚀剂掩模 854。以该抗蚀剂掩才莫854、导电层824、导电层826、以及与导电层824及导电层826的侧面接触的侧壁绝缘层828为掩模，向半导体层 805添加第三浓度的赋予一种导电类型的杂质元素855 (参照图18A 和图20D)。这里，以导电层824、导电层826、以及与它们的侧面 接触的侧壁绝缘层828为掩模向半导体层805添加杂质元素855,以 自对准的方式形成一对高浓度杂质区域809和一对低浓度杂质区域 808。高浓度杂质区域809用作源区或漏区，并且低浓度杂质区域808 用作LDD区域。作为杂质元素855，添加具有与预先添加到半导体层 805中的杂质元素851相同导电类型的杂质元素。在本实施方式中， 添加磷(P)。另外，将第三浓度设定为高于第一浓度。由此，在高 浓度杂质区域809中添加有高于低浓度杂质区域808的浓度的杂质元 素。接着，以覆盖半导体层805上的方式选择性地形成抗蚀剂掩模 856。以该抗蚀剂掩才莫856、导电层824、导电层826、以及与导电层 824和导电层826的侧面接触的侧壁绝缘层828为掩模，向半导体层 813添加第四浓度的赋予一种导电类型的杂质元素857 (参照图18B、 图20D)。这里，以导电层824、导电层826、以及与它们的侧面接 触的侧壁绝缘层828为掩模向半导体层813添加杂质元素857，以自 对准的方式形成一对高浓度杂质区域817和一对4氐浓度杂质区域816。 高浓度杂质区域817用作源区或漏区，并且低浓度杂质区域816用作 LDD区域。作为杂质元素857，添加具有与预先添加到半导体层813 中的杂质元素853相同导电类型的杂质元素。在本实施方式中，添加 硼(B)。另外，将第四浓度设定为高于第二浓度。由此，在高浓度 杂质区域817中添加有高于低浓度杂质区域816的浓度的杂质元素。通过上述工序，在半导体层805中形成用作源区或漏区的高浓度 杂质区域809、用作LDD区域的低浓度杂质区域808、以及沟道形成 区域806。另外，在半导体层813中形成用作源区或漏区的高浓度杂 质区域817、用作LDD区域的低浓度杂质区域816、以及沟道形成区 域814。在本实施方式中，可以利用导电层824及导电层826以自对 准的方式形成沟道形成区域806和沟道形成区域814。另外，可以利用导电层824、导电层826、以及与它们的侧面接触的侧壁绝缘层828 以自对准的方式形成低浓度杂质区域808和低浓度杂质区域816。接着，在露出的半导体层805及半导体层813上形成金属层860 (参照图19A)。金属层860至少形成在露出的半导体层805及半导体层813上。 这里，在衬底的整个表面上形成金属层860。使用与半导体层反应而 形成硅化物的材料如镍、钛、钴或铂等的金属元素或者包含该金属元 素的合金材料并且通过溅射法等来形成金属层860即可。另外，根据 要形成的硅化物区域的形状、厚度等来适当地选择金属层860的厚度 即可。在当形成金属层860时，露出的半导体层上形成有自然氧化膜 的情况下，先去除自然氧化膜，然后形成金属层860。接着，通过进行热处理，在半导体层805的一部分形成硅化物区 域861，并且在半导体层813的一部分形成硅化物区域863 (参照图 19B、图20E)。通过进行热处理，半导体层805和金属层860接触的区域以及半 导体层813和金属层860接触的区域反应，硅化物形成在该区域的半 导体层的一部分，而形成硅化物区域861及硅化物区域863。另外， 在本实施方式中，在形成于半导体层805中的高浓度杂质区域809的 一部分形成硅化物而减少高浓度杂质区域809的区域，以成为高浓度 杂质区域810。同样地，在形成于半导体层813中的高浓度杂质区域 817的一部分形成硅化物而减少高浓度杂质区域817的区域，以成为 高浓度杂质区域818。另外，还可以认为硅化物区域形成在高浓度杂 质区域的一部分上。利用RTA或退火炉进行热处理即可。另外，通过适当地控制金属层860的厚度、热处理时间、热处理 温度等，可以选择硅化物区域861和硅化物区域863的厚度、形状等。 在本实施方式中示出了将硅化物区域861和硅化物区域863分别形成 为其厚度小于半导体层805和半导体层813的被薄膜化的区域的厚度 的例子。另外，在半导体层805和半导体层813中，还可以在与形成 栅电极的导电层824、导电层826、以及与它们的接触侧面的侧壁绝缘层828未重叠的区域整体形成硅化物。另外，虽然还可以在与侧壁 绝缘层828重叠的区域也形成有硅化物区域，但硅化物不形成到沟道 形成区域中。在形成所希望的硅化物区域861及硅化物区域863之后，通过蚀 刻去除未反应的金属层。例如，在本实施方式中由于在衬底的整个表 面上形成金属层，所以去除形成在绝缘层802、侧面绝缘层812、侧 面绝缘层820、侧壁绝缘层828、以及导电层826上的金属层。另外， 在硅化物区域861和硅化物区域863上留下未反应的金属层时，该金 属层也要去除。接着，以覆盖设置在衬底800上的绝缘层或导电层等的方式形成 绝缘层836及绝缘层838，并且在该绝缘层838上形成与形成在半导 体层805中的高浓度杂质区域810、形成在半导体层813中的高浓度 杂质区域818电连接的导电层840 (参照图19C、图20E、图22B )。 导电层840用作源电极或漏电极。通过CVD法、溅射法、ALD法或涂布法等并且使用含氧或氮的 无机绝缘材料诸如氧化硅、氮化硅、氧氮化硅、氮氧化硅等；含碳的 绝缘材料诸如DLC (类金刚石碳)等；有机绝缘材料诸如环氧树脂、 聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯、丙烯酸等；或者硅 氧烷材料如硅氧烷树脂等，来形成绝缘层836及绝缘层838。注意， 硅氧烷材料相当于包含Si - O - Si鍵的材料。硅氧烷的骨架结构由硅 (Si)和氧(O)的键构成。作为取代基，使用至少含有氢的有机基 (例如，烷基、芳烃)。作为取代基，还可以使用氟基团。或者，作 为取代基，也可以使用至少含有氢的有机基和氟基团。此外，也可以 在通过〗吏用CVD法、溅射法或ALD法形成绝缘层之后，在氧气气氛 中或氮气气氛中对该绝缘层进行高密度等离子体处理，来形成绝缘层 836及绝缘层838。虽然这里在导电层826等的上层形成由绝缘层836 及绝缘层838两层构成的叠层结构，但也可以采用单层结构或三层以 上的叠层结构。通过使用CVD法或溅射法并且使用铝(Al)、鴒(W )、钛(Ti)、钽(Ta )、钼(Mo )、镍(M)、柏(Pt)、铜(Cu )、金(Au )、 银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)等金属元素； 包含该金属元素的合金材料；或包含该金属元素的化合物材料以单层 结构或叠层结构形成导电层840。作为包含铝的合金材料，例如可以 举出以铝为主要成分并包含镍的材料、或者以铝为主要成分并包含 镍、以及碳和硅中的一方或双方的合金材料。作为导电层840，例如 可以采用如下结构由阻挡层、铝硅(A1-Si)层、以及阻挡层构成 的叠层结构；由阻挡层、铝硅(A1-Si)层、氮化钛层、以及阻挡层 构成的叠层结构。另外，阻挡层相当于由钛、钛的氮化物、钼或钼的 氮化物构成的薄膜。由于铝和铝硅具有低电阻值并且价格低廉，所以 作为形成导电层840的材料最适合。此外，通过设置上层和下层的阻 挡层，可以防止铝或铝硅的小丘的发生，所以是优选的。以与未薄膜化的区域的半导体层805接触而电连接的方式形成 导电层840。同样地，以与半导体层813的未薄膜化的区域接触而电 连接的方式形成导电层840。通过采用这种结构，当为了形成导电层 840而在绝缘层836及绝缘层838中形成开口时，可以防止半导体层 805及半导体层813的一部分消失的缺陷，并且可以防止在制造工序 中的成品率的降低。另外，由于导电层840中间夹着硅化物区域861 或硅化物区域863与高浓度杂质区域810或高浓度杂质区域818电连 接，因此可以降低接触电阻(导电层及半导体层的接触电阻)，并且 降低耗电量。通过上述工序，可以制造具有利用半导体层805而形成的n沟道 晶体管870以及利用半导体层813而形成的p沟道晶体管880的半导 体器件。在本实施方式中，通过将电连接到形成在半导体层805中的 高浓度杂质区810的导电层840与电连接到形成在半导体层813中的 高浓度杂质区818的导电层840电连接，形成具有n沟道晶体管以及 p沟道晶体管的CMOS电路。注意，虽然在本实施方式中示出了制造包括两个具有互不相同的 导电类型的薄膜晶体管的CMOS电路的例子，但是本发明不特别限制。例如，也可以制造具有多个n沟道薄膜晶体管的nMOS电路、具 有多个p沟道薄膜晶体管的pMOS电路等。对nMOS电路、pMOS 电路等而言，适当地选择添加到半导体层中的杂质元素，即可。另外， 根据本发明的构成CMOS电路的薄膜晶体管不局限于本实施方式所 示的薄膜晶体管的结构，而可以适当地应用其他实施方式所示的薄膜 晶体管。应用本发明的半导体器件可以降低亚阈值而降低阈值电压，并且 可以提高半导体器件的工作特性。另外，由于可以防止或降低由半导 体层的端部的形状及特性等的影响导致的缺陷，因此还可以提高半导 体器件的可靠性。另外，由于可以降低半导体层及电极(布线)的接 触电阻，因此可以实现低耗电化。由此，可以实现半导体器件的高功 能化。注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。实施方式6根据本发明的半导体器件可以应用于CPU (中央处理单元)等 的集成电路。在本实施方式中，以下参照附图对于应用图15所示的 半导体器件的CPU的例子进行说明。图23所示的CPU3660在衬底3600上主要包括运算电取ALU: Arithmetic logic unit )3601、运算电路用控制电路部(ALU Controller) 3602、指令译码部(Instruction Decoder )3603、中断控制部(Interrupt Controller) 3604、时序控制部(Timing Cotroller ) 3605、寄存器 (Register) 3606、寄存器控制部(Register Cotroller ) 3607、总线接 口 (Bus I/F) 3608、能够重写的ROM3609、以及ROM接口 (ROM I/F)3620。此外，还可以在另外的芯片上设置ROM3609以及ROM 接口 3620。可以通过使用上述实施方式1至5所示的薄膜晶体管、组 合该薄膜晶体管而成的CMOS电路、nMOS电路、pMOS电路等来 构成这些构成CPU3660的各种电路。另外，图23所示的CPU3660只是简化其结构而表示的一例，而实际上的CPU根据其用途具有多种多样的结构。因此，应用本发明 的CPU的结构不局限于图23所示的结构。将通过总线接口 3608输入到CPU3660的指令输入到指令译码部 3603，并且对其进行译码后，将其输入到运算电路用控制电路部3602、 中断控制部3604、寄存器控制部3607、时序控制部3605。基于被译码的指令，运算电路用控制电路部3602、中断控制部 3604、寄存器控制部3607、时序控制部3605进行各种控制。具体地 说，运算电路用控制电路部3602产生用来控制运算电路3601的驱动 的信号。此外，中断控制部3604在实行CPU3660的程序中根据其优 先度或掩模状态判断来自外部输入输出装置或外围电路的中断要求 来进行处理。寄存器控制部3607产生寄存器3606的地址，并且根据 CPU的状态进行对于寄存器3606的读出或写入。此外，时序控制部3605产生用来控制运算电路3601、运算电路 用控制电路部3602、指令译码部3603、中断控制部3604、寄存器控 制部3607的驱动时序的信号。例如，时序控制部3605具有内部时钟 信号产生部，并且将内部时钟信号信号CLK2供应给上述各种电路。 所述内部时钟信号产生部根据基准时钟信号信号CLK1 (3621 )产生 内部时钟信号信号CLK2 (3622)。另外，图24示出了一种在相同的衬底上形成有像素部、CPU、 以及其它电路的显示器件，即所谓的系统整合面板 (system-on-panel)。在衬底3700上设置有像素部3701、用来选择 像素部3701所包括的像素的扫描线驱动电路3702、以及用来将视频 信号供应给被选择的像素的信号线驱动电路3703。 CPU3704和其它 电路如控制电路3705由引自扫描线驱动电路3702及信号线驱动电路 3703的布线连接。注意，控制电路包括接口。并且，在衬底的端部设 置与FPC终端的连接部，以与外部交换信号。作为其他电路，除了控制电路3705以外，还可以设置图像信号 处理电路、电源电路、灰度电源电路、视频RAM、存储器(DRAM、 SRAM、 PROM)等。此外，这些电路可以由IC芯片形成并安装在衬底上。而且，扫描线驱动电路3702及信号线驱动电路3703并不需 要一定要形成在相同的衬底上，例如，也可以在相同的衬底上只形成 扫描线驱动电路3702,而信号线驱动电路3703由IC芯片形成并安装。 注意，虽然在本实施方式中说明了将根据本发明的半导体器件应 用于CPU的例子，但是本发明不特别限制。例如，根据本发明的半 导体器件可以应用于包括有机发光元件、无机发光元件或液晶元件等的显示器件的像素部以及驱动电路部等。另外，还可以通过应用本发 明来制造数码相机等影像拍摄装置、汽车音响等声音再现装置、笔记 本个人计算机、游戏机、便携式信息终端(手机、便携式游戏机等)、 家用游戏机等具有记录媒体的图像再现装置等。应用本发明的半导体器件可以降低亚阈值而降低阈值电压。另 外，可以降少漏电流。由此，工作特性及可靠性提高，而可以实现高 速的电路驱动及低耗电化。另外，在应用上述实施方式2至5所示的具有硅化物区域的结构 的晶体管的情况下，可以降低接触电阻，因此可以防止信号延迟等。 由此，可以实现进一步高速的电路驱动。实施方式7在本实施方式中，将说明上述实施方式所示的半导体器件的使用 方式的一例。具体而言，参照附图以下说明能够以非接触的方式输入 /输出数据的半导体器件的应用例子。根据其使用方式，能够以非接触 的方式输入/输出数据的半导体器件也被称为RFID标签、ID标签、 IC标签、RF标签、无线标签、电子标签或无线芯片。参照图26A对本实施方式所示的半导体器件的俯视结构的一例 进行说明。图26所示的半导体器件2180包括薄膜集成电路2131和 用作天线的导电层2132，所述薄膜集成电路2131中设置有构成存储 器部和逻辑部的薄膜晶体管等多个元件。用作天线的导电层2132电 连接到薄膜集成电路2131。可以将上述实施方式1至4所示的根据本 发明的薄膜晶体管应用于薄膜集成电路2131。另外，图26B和26C表示图26A的截面的模式图。用作天线的导电层2132设置在构成存储器部及逻辑部的元件的上方即可。例如， 可以在上述实施方式5所示的结构的上方中间夹着绝缘层2130设置 用作天线的导电层2132 (参照图26B)。另外，可以在将用作天线的 导电层2132另行设置于衬底2133上之后，将该衬底2133及薄膜集 成电路2131贴在一起设置以使导电层2132位于它们之间(参照图 26C)。图26C示出了设置在绝缘层2130上的导电层2136和用作天 线的导电层2132通过包含在具有粘结性的树脂2135中的导电粒子 2134彼此电连接的例子。注意，虽然在本实施方式中示出了将用作天线的导电层2132设 置为线圏状并且应用电磁感应方式或电磁耦合方式的例子，但是本发 明的半导体器件不局限于此，也可以应用微波方式。在釆用微波方式 的情况下，根据使用的电磁波的波长而适当地决定用作天线的导电层 2132的形状即可。例如，在应用微波方式(例如，UHF带(860MHz带至960MHz 带)、2.45GHz带等)作为半导体器件2180的信号传输方式的情况 下，考虑到用于传输信号的电磁波的波长来适当地设定用作天线的导 电层的长度等形状即可。例如，可以将用作天线的导电层形成为线状 (例如，偶极天线(参照图27A))、平坦的形状(例如，平板天线 (参照图27B))或者蝴蝶型的形状(参照图27C和27D)等。另夕卜， 用作天线的导电层2132的形状不局限于直线状，还可以考虑到电磁 波的波长以曲线状、蜿蜒形状或者组合这些形状的形状来设置。通过使用CVD法、溅射法、丝网印刷或凹版印刷等印刷法、液 滴喷射法、分配器法、镀敷法等并且使用导电材料来形成用作天线的 导电层2132。通过使用铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、 金(Au )、柏(Pt)、镍(Ni)、钇(Pd )、钽(Ta )、钼(Mo ) 等金属元素；包含该金属元素的合金材料；或包含该金属元素的化合 物材料作为导电材料并且以单层结构或叠层结构形成用作天线的导 电层2132。例如，在使用丝网印刷法形成用作天线的导电层2132的情况下，可以通过选择性地印刷将其粒径为几nm至几十nm的导电粒子溶解 或分散在有机树脂中的导电骨来设置。作为导电粒子，可以使用银 (Ag )、金(Au )、铜(Cu )、镍(Ni)、辆(Pt)、钯(Pd )、 钽(Ta)、钼(Mo)以及钛(Ti)等中的任一种以上的金属粒子、 卤化银的微粒子、或者分散性纳米粒子。另外，作为包含在导电骨中 的有机树脂，可以使用选自用作金属粒子的粘合剂、溶剂、分散剂以 及覆盖材料的有机树脂中的一种或多种。典型地可以举出环氧树脂、 硅树脂等有机树脂。此外，当形成导电层时，优选在挤出导电骨之后 进行焙烧。例如，在使用以银为主要成分的微粒子(例如其粒径为lnm 以上且100nm以下的微粒子)作为导电骨的材料的情况下，可以通过 在150'C至300'C的温度范围内进行焙烧来使它固化，而形成导电层。 另外，也可以使用以焊料或无铅焊料为主要成分的微粒子，在此情况 下，优选使用粒径为20nm以下的微粒子。焊料或无铅焊料具有成本 低的优点。应用本发明的半导体器件可以实现低耗电化。由此，在将本发明且小型的;导体i件的情况下，、很有效。v — ' '接着，对根据本实施方式的半导体器件的工作例子进行说明。 半导体器件2180具有以非接触的方式进行数据通讯的功能，并 且包括高频电路81、电源电路82、复位电路83、时钟信号产生电路 84、数据解调电路85、数据调制电路86、控制其它电路的控制电路 87、存储电路88、以及天线89 (参照图28A)。高频电路81是接收 来自天线89的信号并且将从数据调制电路86接收的信号从天线89 输出的电路。电源电路82是根据接收信号产生电源电位的电路。复 位电路83是产生复位信号的电路。时钟信号产生电路84是基于从天 线89输入的接收信号产生各种时钟信号信号的电路。数据解调电路 85是解调接收信号且将该信号输出到控制电路87的电路。数据调制 电路86是调制从控制电路87接收的信号的电路。另外，作为控制电 路87，例如设置有代码提取电路91、代码判定电路92、 CRC判定电路93、以及输出单元电路94。此外，代码提取电路91分别提取传送 到控制电路87的指令所包括的多个代码的电路。代码判定电路92是 将被提取的代码与相当于参考值的代码比较而判定指令内容的电路。 CRC判定电路93是基于被判定的代码检测出是否存在发送错误等的 电路。在图28A中，除了控制电路87以外，还包括作为模拟电路的 高频电路81、电源电路82。接着，对上述半导体器件的工作的一例进行说明。首先，天线 89接收无线信号。无线信号经由高频电路81传送到电源电路82，并 且产生高电源电位(以下，称为VDD)。 VDD供应给半导体器件2180 所具有的各个电路。另外，经由高频电路81传送到数据解调电路85 的信号被解调(以下，称为解调信号)。而且，经由高频电路81并 且经过复位电路83及时钟信号产生电路84的信号以及解调信号被传 送到控制电路87。传送到控制电路87的信号被代码提取电路91、代 码判定电路92、以及CRC判定电路93等分析。然后，根据被分析的 信号输出存储在存储电路88内的半导体器件的信息。被输出的半导 体器件的信息经过输出单元电路94而被编码。再者，被编码的半导 体器件2180的信息经过数据调制电路86从天线89载入无线信号发 送。另外，低电源电位(以下，称为VSS)在构成半导体器件2180 的多个电路中是通用的，并且可以将VSS作为GND来使用。像这样，通过将信号从读取/写入器传送到半导体器件2180并且 从该半导体器件2180传送来的信号由读取/写入器接收，可以读出半 导体器件的数据。另外，半导体器件2180既可以是不安装电源(电池)而利用电 磁波将电源电压供应给各个电路的类型，又可以是安装电源(电池) 并且利用电磁波和电源(电池)将电源电压供应给各个电路的类型。接着，对能够以非接触的方式输入/输出数据的半导体器件的使 用方式的一例进行说明。在包括显示部3210的便携式终端的侧面设 置有读取/写入器3200，并且在货物3220的侧面设置有半导体器件 3230 (参照图28B)。当将读取/写入器3200接近设置在货物3220上的半导体器件3230时，有关产品的信息诸如原材料、原产地、各个 生产工序的检查结果、流通过程的历史、以及产品说明等被显示在显 示部3210上。另外，在使用传送带搬运商品3260时，可以利用读取 /写入器3240和设置在商品3260上的半导体器件3250，对该商品3260 进行检查(参照图28C)。作为半导体器件3230、半导体器件3250, 可以应用上述半导体器件2180。像这样，通过将根据本发明的半导体 器件应用于系统，可以容易地获得信息并且实现高功能化和高附加价 值化。此外，因为根据本发明的半导体器件可以实现低耗电化，所以 可以使设置在货品上的半导体器件小型化。另外，根据本发明的半导体器件的用途很广泛，除了上述以外， 还可以应用于任何东西，只要是以非接触的方式明确对象物的历史等 信息并且有利于生产、管理等的商品。例如，可以将它^L置到如下物 品上来使用纸币、硬币、有价证券、证书、无记名债券、包装容器、 书籍、记录介质、随身物品、交通工具、食品、衣物、保健用品、生 活用品、药品、以及电子设备等。参照图25对它们的例子进行说明。纸币和硬币就是在市场上流通的货币，并且包括在特定区域中与 货币同样通用的东西(代金券)、纪念硬币等。有价证券是指支票、 证券、期票等(参照图25A)。证书是指驾驶执照、居民证等(参照 图25B)。无记名债券是指邮票、米券、各种赠券等(参照图25C)。 包装容器是指用于盒饭等的包装纸、塑料瓶等(参照图25D)。书籍 是指书、合订本等(参照图25E)。记录介质是指DVD软件、录像 磁带等(参照图25F)。交通工具是指自行牟等车辆、船舶等(参照 图25G)。随身物品是指提包、眼镜等(参照图25H)。食品是指食 物用品、饮料等。衣物是指衣服、鞋等。保健用品是指医疗仪器、健 康仪器等。生活用品是指家具、照明设备等。药品是指医药品、农药 等。电子设备是指液晶显示装置、EL显示装置、电视装置(电视接 收机、薄型电视接收机)、以及手机等。通过将半导体器件2180设置到纸币、硬币、有价证券、证书、 无记名债券等，可以防止对其的伪造。另外，通过将半导体器件2180设置到包装容器、书籍、记录介质、随身物品、食品、生活用品、电 子设备等，可以实现检查系统或租赁店的系统等的效率化。通过将半导体器件2180设置到交通工具、保健用品、药品等，可以防止对其 的伪造或偷窃。另外，若是药品，可以防止误服药。半导体器件2180 可以贴附到物品的表面上，或嵌入到物品中。例如，将半导体器件2180 嵌入到书籍的纸中，或嵌入到由有机树脂构成的包装的该有机树脂中 即可。像这样，通过将半导体器件设置到包装容器、记录介质、随身物 品、食品、衣物、生活用品、电子设备等，可以实现检查系统或租赁 店的系统等的效率化。另外，通过将半导体器件设置到交通工具，可 以防止对其的伪造或偷窃。另外，通过将半导体器件嵌入到动物等生 物体中，可以容易识别各个生物体。例如，通过将具有传感器的半导 体器件嵌入或贴附到家畜等生物体中，可以不只识别出生年份、性别 或种类等，而且可以容易管理现在的体温等健康状态。注意，本实施方式可以与上述实施方式自由组合来实施。实施方式8在本实施方式中，参照图30对具有与上述实施方式不同的结构 的半导体器件的例子进行说明。具体而言，作为半导体器件，说明非易失性半导体存储器件之一的存储晶体管的例子。本实施方式所示的存储晶体管具有与MOSFET (金属氧化物半 导体场效应晶体管)类似的结构，并且在沟道形成区域上设置有能够 长时间存储电荷的区域。该电荷存储区域形成在绝缘层上并且与周围 绝缘分离，因此也被称为浮动栅极。在浮动栅极上中间夹着绝缘层具 有控制栅极。具有上述结构的存储晶体管利用施加给控制栅极的电压在浮动 栅极中存储电荷且从浮动栅极释放出电荷。换句话说，存储晶体管具 有通过存储或释放保持在浮动栅极中的电荷而记录数据的结构。通过 在形成有沟道形成区域的半导体层和控制栅极之间施加高电压，来将 电荷注入到浮动栅极中或从浮动栅极抽出电荷。 一般认为，此时，在沟道形成区域上的绝缘层中流过福勒-诺德海姆(Fowler-Nordheim ) 型(F-N型)隧道电流(NAND型)或热电子(NOR型)。设置在 沟道形成区域上的绝缘层也被称为隧道绝缘层。图30示出用于说明非易失性半导体存储器件的主要结构的俯视 图及截面图，非易失性半导体存储器件是根据本实施方式的半导体器 件。图30特别示出了存储晶体管的结构，其中图30A是俯视图，图 30B是沿图30A中的虚线O-P间的截面图，而图30C是沿图30A中 的虚线Q-R间的截面图。注意，图30A中部分省略薄膜等。图30所示的非易失性半导体存储器件包括中间夹着绝缘层504 设置在衬底502上的存储晶体管500。存储晶体管500包括设置为岛 状的半导体层505;与该半导体层的侧面接触而设置的侧面绝缘层 512;由按顺序设置在半导体层505的一个表面上的第一绝缘层514、 形成浮动栅极的电荷存储层516、第二绝缘层517和形成控制栅极的 导电层518构成的叠层结构；以及中间夹着绝缘层550设置在半导体 层505上的形成源电极或漏电极的导电层522。与由第一绝缘层514、 电荷存储层516、第二绝缘层517和导电层518构成的叠层结构的侧 面接触而形成有侧壁绝缘层526。另外，导电层522中间夹着绝缘层 550与半导体层505电连接。设置为岛状的半导体层505具有被局部薄膜化的区域。将半导体 层505的厚度设定为0.5nm至200nm，优选设定为10nm至50nm。 另外，将在半导体层505中被薄膜化的区域的厚度设定为0.5nm至 30nm，优选设定为10nm至25nm。另外，与上述实施方式相同，可 以将半导体层505的端部形成为锥形。另外，半导体层505包括沟道形成区域506、用作LDD区域的 一对低浓度杂质区域508、用作源区或漏区的一对高浓度杂质区域 511、以及与高浓度杂质区域511上面接触的硅化物区域524。还可以 认为硅化物区域524形成在高浓度杂质区域511的一部分上。沟道形成区域506形成在被局部薄膜化的区域的半导体层505 中。换句话说，沟道形成区域506的厚度是0.5nm至30nm，优选是10nm至25nm。通过将在半导体层505中的形成沟道形成区域506的 区域薄膜化，优选将它形成为10nm至25nm，可以降低亚阈值，降 低阈值电压，并且减少阈值电压的不均匀性。结果，可以完成获得了 大工作范围的存储晶体管，而可以提高工作特性。本发明的特征之一 是在被局部薄膜化的区域的半导体层中形成沟道形成区域。硅化物区域524的至少一部分形成在未薄膜化的区域的半导体 层505中。另外，硅化物区域524形成在与高浓度杂质区域511上接 触且与侧壁绝缘层526及导电层518未重叠的区域的半导体层505中。 用作源电极或漏电极的导电层522与硅化物区域524接触，并且中间 夹着该硅化物区域524与高浓度杂质区域511电连接。当在半导体层 505中将用作源电极或漏电极的导电层522及高浓度杂质区域511电 连接时，通过釆用中间夹有硅化物区域524的结构，可以降低接触电 阻(半导体层及导电层的接触电阻)。另外，通过形成硅化物区域， 可以实现用作源区或漏区的杂质区域的低电阻化。通过如此设置硅化 物区域，可以防止所完成的半导体器件的信号延迟，实现低耗电化， 并且防止工作特性的退化。另外，通过以与未薄膜化的区域的半导体层505接触的方式形成 用作源电极或漏电极的导电层522，当在绝缘层550中形成用来形成 导电层522的开口时，可以防止形成的开口附近的半导体层(高浓度 杂质区域)也被去除。因此，可以抑制在制造工序中的成品率的降l氐。注意，构成存储晶体管的半导体层不局限于图30所示的结构， 也可以应用上述实施方式1至5所示的任一种半导体层的结构。例如， 可以不形成硅化物区域，或者也可以在用作源区或漏区的杂质区域整 体形成硅化物。另外，虽然这里示出了在半导体层505中形成用作LDD区域的 低浓度杂质区域的例子，但本发明不特别限制，还可以不形成LDD 区域。在不形成LDD区域的情况下，半导体层采用在用作源区或漏 区的一对杂质区域之间具有与该一对杂质区域接触的沟道形成区域 的结构即可。在被局部薄膜化的区域的半导体层505上层叠形成有第一绝缘 层514、电荷存储层516、第二绝缘层517、以及导电层518。另外， 以横穿岛状半导体层505的方式设置它们的叠层结构。第一绝缘层514 用作隧道绝缘层，并且电荷存储层516用作浮动栅极。第二绝缘层517 用作控制绝缘层，并且导电层518用作控制栅极。注意，虽然这里示 出了以单层结构形成第一绝缘层514、电荷存储层516、第二绝缘层 517、以及导电层518的各个层的例子，但本发明不特别限制，也可 以采用两层以上的叠层结构。与设置为岛状的半导体层505的侧面接触而形成有侧面绝缘层 512。如图30所示，在电荷存储层516和导电层518橫穿半导体层505 的区域(电荷存储层516等越过半导体层505的端部的区域)，在半 导体层505及与其侧面接触而形成的侧面绝缘层512上形成有用作隧 道绝缘层的第一绝缘层514。因此，可以防止起因于在半导体层505 的端部的绝缘层的覆盖不良的缺陷，特别是起因于在半导体层505的 端部和电荷存储层516等彼此重叠的区域(电荷存储层516越过半导 体层505的端部的区域)的绝缘层的覆盖不良的缺陷，如漏电流的产 生、静电击穿等。另外，因为施加高电压来使存储晶体管工作，因此， 在半导体层端部容易造成局部电场集中。然而，通过采用像本发明的 结构，可以緩和电场集中并且可以抑制局部退化。结果，能够提高所 完成的非易失性半导体存储器件的可靠性。作为半导体层505,优选使用由单晶半导体或晶体半导体形成的 半导体层。例如，可以在通过CVD法或溅射法在衬底的整个表面上 形成非晶半导体层并使该半导体层结晶之后，将获得的晶体半导体层 蚀刻加工为所希望的形状来形成半导体层505。作为半导体材料优选 使用以硅为主要成分的材料，具体地说，可以使用硅、硅锗等来形成 半导体层505。另外，还可以使用锗。作为半导体层的晶化法，可以 采用激光晶化法、利用快速热退火(RTA)或退火炉的热晶化法、使 用促进晶化的金属元素的热晶化法、或者组合这些方法的方法等。另 外，代替这种薄膜工艺，还可以使用在绝缘表面上设置单晶半导体层而成的SOI衬底并且对设置在绝缘表面上的单晶半导体层进行加工 来形成半导体层505。在半导体层505中形成有沟道形成区域506、低浓度杂质区域 508、高浓度杂质区域511、以及硅化物区域524。沟道形成区域506 位于一对高浓度杂质区域511之间，并且低浓度杂质区域508位于沟 道形成区域506和高浓度杂质区域511之间。硅化物区域524位于高 浓度杂质区域511上。在低浓度杂质区域508中以第一浓度添加有赋予一种导电类型 的杂质元素，并且在高浓度杂质区域511中以第二浓度添加有赋予一 种导电类型的杂质元素。在低浓度杂质区域508及高浓度杂质区域511 中添加有相同导电类型的杂质元素。另外，第二浓度比第一浓度高。 作为赋予一种导电类型的杂质元素，可以使用赋予p型的元素如硼(B)、铝(Al)或镓(Ga)等；或赋予n型的元素如磷(P)或砷(As)等。另外，还可以在沟道形成区域506中添加用来控制存储晶体管的 阈值电压的赋予一种导电类型的杂质元素。通过向沟道形成区域506 添加预定浓度的杂质元素，强制使晶体管的阈值电压迁移，而可以获 得所希望的阈值电压。另外，也可以在硅化物区域524中添加有与高浓度杂质区域511 相同程度的杂质元素。通过形成将半导体层埋入其中的绝缘层并且利用以垂直方向为 主体的各向异性刻蚀选择性地蚀刻该绝缘层而形成侧面绝缘层512。 例如，可以使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、SiOF、 SiOC、 DLC、多孔二氧化硅等的材料来形成侧面绝缘层512。另外，优选在 将半导体层形成为岛状之后且将它局部薄膜化之前形成侧面绝缘层512。第一绝缘层514通过使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、 氮化铝等以单层结构或叠层结构形成即可。第一绝缘层514也可以通 过CVD法、賊射法、ALD法等来形成，然而优选通过利用高密度等离子体处理的固相氧化或固相氮化来形成。这是因为通过对半导体层 进行利用等离子体处理的固相氧化或固相氮化而可以形成致密且绝缘耐压高的薄膜的缘故。由于第一绝缘层514用作存储晶体管的隧道 绝缘层，因此，第一绝缘层514的厚度越薄，隧道电流越容易流过， 并且可以以低电压将电荷存储在形成于上层的浮动栅极中。因而，形 成致密且绝缘耐压高的薄膜是很有效的。另外，还可以对通过CVD 法、溅射法、ALD法等形成的绝缘层进行利用高密度等离子体处理的 固相氧化或固相氮化来形成第一绝缘层514。以lnm至50nm,优选 以lnm至20nm，更优选以lnm至10nm的厚度范围形成第一绝缘层 514。电荷存储层516以单层结构或叠层结构形成在第一绝缘层514 上。电荷存储层516通过使用从半导体材料如硅(Si)或锗(Ge)等； 以硅为主要成分的化合物；选自鴒(W)、钛(Ti)、钽(Ta)、钼 (Mo)等的金属；以这些金属为主要成分的合金；以及以这些金属 为主要成分的金属化合物(金属氮化物、金属氧化物等)中选择的材 料来形成即可。例如，作为以硅为主要成分的化合物，有氮化硅、氮 氧化硅、碳化硅、以及硅化物(鴒硅化物、钛硅化物、以及镍硅化物) 等。作为半导体材料，有n型或p型的硅、以及以低于10原子％的 浓度包含锗的硅锗等。作为金属化合物，有氮化钽、氧化钽、氮化鴒、 氮化钛、氧化钛、以及氧化锡等。另外，在使用硅的情况下，也可以 添加赋予导电性的杂质如磷或硼等。另外，电荷存储层516具有绝缘性，并且还可以由具有保持电荷 的陷阱的层形成。例如，可以使用硅化合物、锗化合物来形成。作为 硅化合物，有氮化硅、氧氮化硅、添加有氢的氧氮化硅等。作为锗化 合物，有氮化锗、添加有氧的氮化锗、添加有氮的氧化锗、添加有氧 及氢的氮化锗、添加有氮及氢的氧化锗等的锗化合物等。第二绝缘层517以单层结构或叠层结构形成在电荷存储层516 上。例如使用氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化铝等来形 成第二绝缘层517。另外，还可以对电荷存储层516进行高密度等离子体处理来形成使其表面固相氮化而获得的氮化膜(例如，在使用硅作为电荷存储层516的情况下，是氮化硅)。通过使第一绝缘层514 和第二绝缘层517的与电荷存储层516接触的一侧的一方或双方成为 氮化膜或经过氮化处理了的层，而可以防止电荷存储层516的氧化。导电层518以单层结构或叠层结构形成在第二绝缘层517上。导 电层518可以通过使用钽(Ta)、鴒(W)、钛(Ti)、钼(Mo )、 铬(Cr)、铝(Al)、铜(Cu)或铌(Nb)等的金属元素；包含该 金属元素的合金材料；或包含该金属元素的化合物材料来形成。另外， 还可以使用以添加有磷等赋予一种导电类型的杂质元素的多晶硅为 代表的半导体材料。与第一绝缘层514、电荷存储层516、第二绝缘层517、以及导 电层518的侧面接触而形成有侧壁绝缘层526。侧壁绝缘层526是可 以通过CVD法或溅射法等并且使用氧化硅、氮化硅、氧氮化硅、氮 氧化硅等的无机材料、或者有机树脂等的有机材料形成单层结构或叠 层的结构的绝缘层，并且利用以垂直方向为主体的各向异性刻蚀选择 性地蚀刻该绝缘层而形成的。在形成硅化物区域的情况下，侧壁绝缘 层526用作硅化物用掩模。另外，这里还用作形成LDD区域的掺杂 用掩模。沟道形成区域506形成在中间夹着绝缘层514与电荷存储层516 及导电层518重叠的区域。换句话说，以横穿半导体层505的方式在 沟道形成区域506上设置电荷存储层516及导电层518。低浓度杂质 区域508形成在与侧壁绝缘层526重叠的区域。高浓度杂质区域511 形成在与电荷存储层516、导电层518、以及侧壁绝缘层526未重叠 的区域。另外，高浓度杂质区域511的至少一部分形成在半导体层505 中的未薄膜化的区域。在以覆盖设置于衬底502上的绝缘层或导电层等的方式形成绝 缘层550之后，以中间夹着该绝缘层550与形成在半导体层505中的 高522,通过CVD法、賊射法、ALD法、涂敷法或它们的组合法等并且 使用无机绝缘材料诸如氧化硅、氮化硅、氧氮化硅、氮氧化硅等；含 碳的绝缘材料诸如DLC (类金刚石碳)等；有机绝缘材料诸如环氧树 脂、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯、丙烯酸等；或 者硅氧烷材料如硅氧烷树脂等，来形成绝缘层550。注意，硅氧烷材 料相当于包含Si-O-Si键的材料。硅氧烷的骨架结构由硅(Si)和氧 (O)的键构成。作为取代基，使用至少含有氢的有机基(例如，烷 基、芳烃)。作为取代基，还可以使用氟基团。或者，作为取代基， 还可以使用至少含有氢的有机基和氟基团。此外，也可以通过使用 CVD法或溅射法等形成绝缘层之后，对该绝缘层进行高密度等离子体 处理，来形成绝缘层550。通过CVD法或溅射法并且使用选自铝(Al)、鴒(W )、钛(Ti)、 钽(Ta )、钼(Mo )、镍(Ni)、拍(Pt)、铜(Cu )、金(Au )、 银(Ag)、锰(Mn)、钕(Nd)等的金属元素；包含该金属元素的 合金材料；或者包含该金属元素的化合物材料以单层结构或叠层结构 形成导电层522。作为包含铝的合金材料，例如可以举出以铝为主要 成分且包含镍的材料、或者以铝为主要成分且包含镍、以及碳和硅中 的一方或双方的合金材料。应用本发明的非易失性半导体存储装置可以降低亚阈值，降低阈 值电压，并且减少阈值电压的不均匀性。因此，可以形成获得了大工 作范围的存储晶体管，而可以提高工作特性。另外，由于可以防止或 降低由于半导体层的端部的形状及特性等影响而导致的缺陷，所以可 以提高可靠性。另外，由于可以降低半导体层及电极(布线)的接触 电阻，所以可以实现低耗电化。因此，可以实现高功能化。注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
权利要求
1.一种半导体器件，包括设置在衬底之上且包括设置于第一对杂质区域之间的沟道形成区域的岛状半导体层；与所述半导体层的侧面接触而设置的第一绝缘层；设置在所述沟道形成区域之上的栅电极，该栅电极横穿所述半导体层；以及设置在所述沟道形成区域及所述栅电极之间的第二绝缘层，其中在所述栅电极与所述半导体层重叠的区域，所述第二绝缘层覆盖位于所述半导体层的侧面上的所述第一绝缘层。
2. 根据权利要求1所述的半导体器件，其中所述半导体层包括其 中设置有所述沟道形成区域的凹部。
3. 根据权利要求2所述的半导体器件，其中所述凹部的厚度在 10nm至25nm的范围内。
4. 根据权利要求1所述的半导体器件，其中所述第二绝缘层的厚 度在lnm至10nm的范围内。
5. 根据权利要求1所述的半导体器件，其中所述半导体层在所述沟道形成区域和所述第一对杂质区域之间 包括第二对杂质区域，所述第二对杂质区域的导电类型与所述第一对杂质区域相同，且 所述第二对杂质区域的浓度低于所述第一对杂质区域的浓度。
6. —种半导体器件，包括设置在衬底之上且包括设置于第一对杂质区域之间的沟道形成 区域和与所述第一对杂质区域接触而设置的硅化物区域的岛状半导 体层；与所述半导体层的侧面接触而设置的第一绝缘层； 设置在所述沟道形成区域之上的栅电极，该栅电极横穿所述半导体层；设置在所述沟道形成区域及所述栅电极之间的第二绝缘层；以及 设置在所述栅电极的侧面的第三绝缘层，其中在所述栅电极与所述半导体层重叠的区域，所述第二绝缘层 覆盖位于所述半导体层的侧面上的所述第一绝缘层。
7. 根据权利要求6所述的半导体器件，其中所述半导体层包括其 中设置有所述沟道形成区域的凹部。
8. 根据权利要求6所述的半导体器件，其中与设置在所述半导体 层上的硅化物区域上面接触而设置的导电层中间夹着所述硅化物区 域与所述第一对杂质区域电连接。
9. 根据权利要求6所述的半导体器件，其中所述硅化物区域包含 镍硅化物、钛硅化物、钴硅化物或柏硅化物。
10. 根据权利要求6所述的半导体器件，其中所述硅化物区域中 添加有赋予与所述第一对杂质区域相同导电类型的杂质元素。
11. 根据权利要求7所述的半导体器件，其中所述凹部的厚度在 10nm至25nm的范围内。
12. 根据权利要求6所述的半导体器件，其中所述第二绝缘层的 厚度在lnm至10nm的范围内。
13. 根据权利要求6所述的半导体器件，其中 所述半导体层在所述沟道形成区域和所述第一对杂质区域之间包括第二对杂质区域，所述第二对杂质区域的导电类型与所述第一对杂质区域相同，且 所述第二对杂质区域的浓度低于所述第一对杂质区域的浓度。
14. 一种半导体器件的制造方法，包括如下工序 在村底之上形成岛状半导体层； 与所述半导体层的侧面接触而形成笫一绝缘层； 在所述岛状半导体层的表面上形成凹部； 在所述半导体层上形成第二绝缘层；在所述凹部及所述第二绝缘层上以横穿所述岛状半导体层的方 式形成栅电极；以及以所述栅电极为掩模添加杂质元素，在所述半导体层中形成第一 对杂质区域，其中在所述栅电极与所述半导体层重叠的区域，所述第二绝缘层 覆盖位于所述半导体层的侧面上的所述第一绝缘层。
15. 根据权利要求14所述的半导体器件的制造方法，还包括如下工序与所述栅电极的侧面接触而形成第三绝缘层； 以所述第三绝缘层及所述栅电极为掩模蚀刻所述第二绝缘层来 选择性地露出所述半导体层；在所述露出了的半导体层上形成金属层；以及利用所述金属层在所述半导体层中形成硅化物，以形成硅化物区域。
16. 根据权利要求14所述的半导体器件的制造方法，还包括如下工序与所述栅电极的侧面接触而形成第三绝缘层；以所述第三绝缘层及所述栅电极为掩模蚀刻所述第二绝缘层来 选择性地露出所述半导体层；以所述栅电极及所述第三绝缘层为掩模添加杂质元素，在所述半 导体层中形成第二对杂质区域；在所述露出了的半导体层上形成金属层；以及利用所述金属层在所述半导体层中形成硅化物，以形成硅化物区域。
17. 根据权利要求14所述的半导体器件的制造方法，其中所述金 属层通过使用选自镍(Ni)、钛(Ti)、钴(Co)和铂(Pt)的金属 元素或者包含该金属元素的合金材料来形成。
18. 根据权利要求14所述的半导体器件的制造方法，还包括如下 工序，即，与所述硅化物区域接触而形成导电层，以将该导电层和所 述第一对杂质区域电连接。
19. 根据权利要求14所述的半导体器件的制造方法，在形成所述第一绝缘层之后且在形成所述第二绝缘层之前，还包括在所述岛状半 导体层的表面上形成凹部的工序。
20.根据权利要求14所述的半导体器件的制造方法，其中选择性 地蚀刻所述半导体层，以使所述凹部的厚度在lOnm至25nm的范围 内。
全文摘要
提供一种提高了工作特性及可靠性的具有新颖结构的半导体器件及其制造方法。本发明的半导体器件包括设置在衬底之上且包括设置在一对杂质区域之间的沟道形成区域的岛状半导体层、与半导体层的侧面接触而设置的第一绝缘层、设置在沟道形成区域且以横穿半导体层的方式设置的栅电极、以及设置在沟道形成区域及栅电极之间的第二绝缘层。半导体层被局部薄膜化，在被薄膜化的区域设置有沟道形成区域，并且第二绝缘层至少覆盖第一绝缘层，该第一绝缘层设置在重叠于栅电极的区域的半导体层的侧面。
文档编号H01L21/28GK101232047SQ20081000890
公开日2008年7月30日 申请日期2008年1月25日 优先权日2007年1月26日
发明者乡户宏充, 山崎舜平, 磯部敦生 申请人:株式会社半导体能源研究所