专利名称：一种保护电路及使用保护电路的集成电路的制作方法
技术领域：
本发明涉及保护电路技术领域，特别涉及一种由于异常电平触发 寄生三极管导通致使电路失效的集成电路的保护电路。
背景技术：
现有的两种集成电路单阱工艺制造的集成电路中，如图1所示，
一种是以n阱p衬底的集成电路。在双电源系统应用中，'如图2所示， 若B1节点和B2节点为电源接入端点，Bl节点接电源正极，B2节点接 电源负极，集成电路的电源接入端点VDD和GND接电源。当两个电源 均未接入电路时，PMOS管MP1和NMOS管MN1处于截至状态，即 不导通。在只接入电源的瞬间，集成电路的Bl节点的电平变为正电平， 相对于VDD;集成电路的B2节点的电平变为负电平，相对于地，且此 时MP1和MN1仍然未导通，通过PMOS管和NMOS管的寄生二极管 DPI和寄生二极管DN1正向导通，若电源电压足够大，形成VDD至 GND的通路。由于集成电路采用n阱p衬底工？^因此所有NNJOS管 的n+源漏区(即S、 D区，指形成NMOS管的两个有源区)均在同一 村底上，如图3所示。当B2节点的电平为负电平时，使寄生NPN型三 极管导通，因此可能造成集成电路失效。如图4所示，另一种是以p阱 n衬底的集成电路，在此种集成电路中所有PMOS管的p+源漏区均在同 一村底上，当Bl节点的电平相对于VDD为正电平时，使寄PNP三极 管(B1节点为三极管的发射极，VDD为基极，其他p+有源区为集电极) 导通，致使集成电路功能失效。
发明内容
本发明主要解决的技术问题是提供一种集成电路的保护电路'，该集成电路保护电路，可以防止集成电路因异常电平触发集成电路中寄生三 极管导通而引起的失效。
为了解决上述问题，本发明提供一种集成电路的保护电路，该保护
电路包括电平4企测电路、逻辑控制电路和嵌位电路，其中，电平检测 电路，用于检测集成电路中电源接入端点的电平；逻辑控制电路，根据 所述电平检测电路输出的电平检测信号，输出逻辑控制信号；嵌位电路， 根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以电源 接入端点为基极的寄生三极管的基极-发射极间电压进行嵌位。
本发明还提供一种使用所述保护电路的集成电路，该集成电路包括 保护电路，该保护电路包括电平检测电路，用于4企测集成电路中电源 接入端点的电平；逻辑控制电路，根据所述电平检测电路输出的电平检 测信号，输出逻辑控制信号；嵌位电路，根据所述逻辑控制电路输出的 逻辑控制信号对所述集成电路中以电源接入端点为基极的寄生三极管 的基极-发射极间电压进行嵌位。
优选地，所述电平检测电路，包括第一比较器和第二比较器，该第 一比较器和第二比较器的输入端分别与集成电鴻4企测节点连"l妄，其输出 与逻辑控制电连4妄。
优选地，所述逻辑控制电if各为逻辑或非门。
优选地，所述逻辑控制电路为逻辑与非门。
优选地，所述嵌位电路包括开关和嵌位电源，.其中，所述嵌伴电源 正极与地连接，该嵌位电源负极与开关一端连接，该开关另一端与检测 点连4妄。
优选地，所述嵌位电源正极与开关一端连接，该嵌位电源负极与集 成电路电源连接；所述开关另一端与检测点连接。
本发明集成电路的保护电路，通过电平检测电路检测集成电路中电 源接入端点的电平，并将电平检测信号输给逻辑控制电路，该逻辑控制 电路根据电平检测信号进行处理，输出逻辑控制信号控制嵌位电路工 作。当电平4企测电路检测到异常电平触发寄生三极管导通时，逻辑控制 电路控制嵌位电路工作，将寄生三极管的基极-发射极间电压进行嵌位，使寄生三极管的基极-发射极间电压小于该三极管导通所需的电压值，使 寄生三极管处于截止状态，消除寄生三极管对电i 各的影响，^使集成电路 处于正常工作状态，从而对集成电路进行保护。
图1是现有P衬底集成电路结构示意图； 图2是现有集成电路示意图3是现有集成电路产生异常电平时的回路示意图4是现有N村底集成电路结构示意图5是本发明保护电路实施例的原理框图6是本发明保护电路一应用实施例示意图7是本发明电平检测电路示意图8是本发明逻辑控制电路示意图9是本发明保护电路另一应用实施例示意图IO是本发明另一逻辑控制电路示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进 一步说明。
具体实施例方式
本发明集成电路的保护电路实施例，通过电平才佥测电路4企测到因集 成电路电源接入端点的电平异常触发寄生三极管导通，逻辑控制电路根 据电平检测电路的输出控制嵌位电路工作，将寄生三极管的基极-发射极 间电压进行嵌位，使寄生三极管的基极-发射极间电压小于该三才及管导通 所需的电压值，使寄生三极管处于截止状态，消除寄生三极管对电路的 影响，使集成电路处于正常工作状态，从而对集成电路进行保护。
如图5所示，本发明集成电路的保护电路提出一实施例。该保护电 路包括电平检测电路1、逻辑控制电路2和嵌位电路3，其中，所述 电平检测电路1用于检测集成电路中电源接入端点的电平，且监测异常 电平触发寄生三极管导通情况，输出电平检测信号；所述逻辑控制电路2根据电平检测电路1输出的电平检测信号，输出逻辑控制信号；所述 嵌位电路3根据逻辑控制电路2输出的逻辑控制信号对集成电路中以电 源接入端点为基极的寄生三极管的基极-发射极间电压进行嵌位。
如图6所示，所述保护电路以对n阱p衬底Jl艺制造的集成电路进 行保护详细说明，该集成电路中所有NMOS管的源漏n+区均在同一p 衬底上。所述逻辑控制电路2选用或非门。
所述电平检测电路l 一榆入端连接用于检测的Bl节点，Bl节点同 时连接NMOS管MN1的漏极，该NMOS管的源4及接地GND,另 一端 连接用于才全测的B2节点，该B2节点与PMOS管MP1的漏极连接，该 PMOS管的源极接集成电路电源VDD。所述电平检测电路1的输出与逻 辑控制电路2连接，该电平检测电路1用于检测Bl节点的电平和B2节 点的电平，判断是否有异常电平触发寄生三极管导通情况。
如图7所示，所述电平检测电路l包括第一比较器4和第二夂匕较器 5,该第一比较器4和第二比较器5的输入端分别与集成电路4企测节点 连接，其输出与逻辑控制电路2连接。具体地说，第一比较器4和第二 比较器5的输入端分别与Bl节点和B2节点连接，该Bl节点和B2节 点也称为检测点。第一比较器4的正输入端接B1节点，负输入端接B2 节点，输出为电平检测信号C1;第二比较器5的正输入端接B2节点， 负输入端接B1节点，输出为电平检测信号C2，电平检测信号C1和电 平检测信号C2输出至逻辑控制电路2。当集成电路正常工作时，电平检 测信号C1和电平检测信号C2不同时为逻辑0。当发生异常情况时，寄 生NPN三极管导通使比较器内部NMOS管n+有竭区的电位被拉低至低 电平，这样寄生三极管导通时，第一比较器4的电平检测信号C1和第 二比较器5的电平检测信号C2同时为逻辑0。
如图8所示，选用逻辑或非门6作为逻辑控制电路2电路，该或非 门6包括PMOS管和NMOS管。所述或非门6上拉能力被设计成足够 强，当该或非门6中PMOS管的寄生三极管导通，NMOS管截止时， NMOS管的漏极处的寄生NPN三极管导通时，或非门6的输出被上拉 为高电平；同时该逻辑控制电路2输出逻辑控制信号CS。当第一比较
6器4的电平检测信号Cl和第二比较器5的电平检测信号C2不同为逻辑 0时，电路工作正常，该逻辑控制电路2输出的逻辑控制信号CS为逻 辑0;当第一比较器4的电平检测信号Cl和第二比较器5的电平检测信 号C2同为逻辑0时，所述或非门6的输出为逻辑1,即所述逻辑控制电 路2输出的逻辑控制信号CS为逻辑1。此时所述嵌位电路3根据逻辑 为1的逻辑控制信号CS，控制开关si闭合，该嵌位电路3进^f于嵌位工 作，即将寄生三极管的基极-发射极间电压进行嵌位。当电平4企测信号 Cl和电平检测信号C2有一个为逻辑1时，所述逻辑控制电路2输出的 逻辑控制信号CS为逻辑0，此时嵌位电路3不工作。
所述嵌位电路3包括开关Sl和嵌位电源，该嵌位电源正极接地 GND,负极与开关S1相连，该开关S1另一端连接B2节点。在嵌位电 路3嵌位时，嵌位电压Vc小于寄生NPN三极管的发射极-基极导通电 压。因此即使集成电路中因电平异常触发寄生三极管导通，由于嵌位电 路的作用，寄生的NPN三极管都不能导通，集成电路避免受异常电平 的影响，造成集成电路失效。当集成电路中出现异常电平时，所述嵌位 电路3 —直处于工作状态，直至电平4企测信号Cl和电平检测信号C2不 全为逻辑0，该嵌位电路3停止工作。
如图9所示，本发明保护电路另一实施例。该实施例以所述保护电 路对p阱n衬底工艺制造的集成电路进行保护，其中，p阱n衬底工艺 集成电路的所有PMOS管的源漏p+区均在同一 n衬底上。所述逻辑控 制电路2选用与非门。
所述电平检测电路1 一输入端连接用于检测的Bl节点，该Bl节点 同时连接NMOS管MNl的漏极，该NMOS管的/^极接地GND,.另一 端连接用于4企测的B2节点，该B2节点与PMOS管MP1的漏才及连接， 该PMOS管的源极接集成电路电源VDD。所述电平检测电路1的输出 与逻辑控制电路2连接，该电平检测电路1用于检测Bl节点的电平和 B2节点的电平，判断是有否异常电平触发寄生三^l管导通。
如图7所示，所述电平检测电路1包括第一比较器4和第二比较器 5，该第一比较器4和第二比较器5的输入端分别与集成电路^r测节点连接，其输出与逻辑控制电路2连接。具体地说，第一比较器4和第二 比较器5的输入端分别与Bl节点和B2节点连接。第一比较器4的正输 入端接B1节点，负输入端接B2节点，输出为电平检测信号C1;第二 比较器5的正输入端接B2节点，负输入端接B1节点，输出为电平检测 信号C2，电平4t测信号Cl和电平检测信号C2输出至逻辑控制电路2。 当集成电路正常工作时，电平检测信号Cl和电平检测信号C2不同时为 逻辑l。当发生异常情况，寄生PNP兰极管导通使比较禁内部PMOS管 p+有源区的电位被拉至高电平，这样第一比较器4的电平4全测信号Cl 和第二比较器5的电平检测信号C2同时为逻辑1。
如图IO所示，选用逻辑与非门7作为逻辑控制电路2电路，该与 非门7包括PMOS管和NMOS管。该逻辑控制电路2输出逻辑控制信 号CS。当第一比较器4的电平检测信号Cl和第二比较器5的电平检测 信号C2不同为逻辑1时，电路工作正常，逻辑控制电路2输出的逻辑 控制信号CS为逻辑1;当第一比较器4的电平检测信号Cl和第二比较 器5的电平检测信号C2同为逻辑1时，由于所i4与非门7下拉維力被 设计成足够强，当该与非门7中PMOS管的寄生三极管导通，与非门7 中的NMOS管也导通，使得与非门7的输出为逻辑0，即逻辑控制电路 2输出的逻辑控制信号CS为逻辑0。此时嵌位电路3才艮据逻辑为0的逻 辑控制信号CS，控制开关S1闭合，该嵌位电路3进行嵌位工作，即将 寄生三极管的基极-发射极间电压进行嵌位。当电平检测信号Cl和电平 检测信号C2有一个为逻辑0时，所述逻辑控制电路3输出的逻辑控制 信号CS为逻辑1,此时嵌位电路3不工作。
所述嵌位电5各3包括开关S2和嵌位电源，该嵌位电源负4及接电源 VDD,正极与开关S2相连，该开关S2另一端连摔节点Bl。在舉位电 路3嵌位时，嵌位电压Vc小于寄生PNP三极管的发射极-基极导通电压。 因此即使集成电路中因电平异常触发寄生三极管导通，由于嵌位电路的 作用，寄生的PNP三极管都不能导通，集成电路避免受异常电平的影响， 造成集成电路失效。当集成电路中出现异常电平时，所述嵌位电路3 — 直处于工作状态，直至电平检测信号Cl和电平检测信号C2不全为逻辑1,该嵌位电路3停止工作。'
本发明还提供一种将所述保护电路集成在所保护的集成电路中，该 集成电路包括保护电路，该保护电路为上述实施例中的保护电路。其中， 所述保护电路包括所述电平检测电路用于检测集成电路中电源接入端 点的电平；所述逻辑控制电路根据电平检测电路输出的电平4企测信号， 输出逻辑控制信号；所述嵌位电路根据逻辑控制电^各输出的逻辑控制信 号对集成电路中以电源接入端点为基极的寄生三极管的基极-发射极间 电压进行嵌位。其工作原理和连接关系与上述实施例相同，不再赘述。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范 围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变 换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的 专利保护范围内。
权利要求
1. 一种集成电路的保护电路，其特征在于，所述保护电路包括电平检测电路，用于检测集成电路中电源接入端点的电平；逻辑控制电路，根据所述电平检测电路输出的电平检测信号，输出逻辑控制信号；嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以电源接入端点为基极的寄生三极管的基极-发射极间电压进行嵌位。
2. 根据权利要求1所述的集成电路的保护电路，其特征在于所述 电平检测电路，包括第一比较器和第二比较器，该第一比较器和第二比 较器的输入端分别与集成电路检测节点连接，其输出与逻辑控制电连 接。
3. 根据权利要求1或2所述的集成电路的保护电路，其特征在于 所述逻辑控制电if各为逻辑或非门。
4. 根据权利要求1或2所述的集成电路的保护电路，其特征在于 所述逻辑控制电路为逻辑与非门。
5. 根据权利要求1或2所述的集成电路的保护电路，其特征在于 所述嵌位电路包括开关和嵌位电源，其中，.所述嵌扭电源正极与地连接， 该嵌位电源负极与开关一端连接，该开关另一端与4全测点连4妾。
6. 根据权利要求1或2所述的集成电路的保护电路，其特征在于 所述嵌位电源正极与开关一端连接，该嵌位电源负极与集成电路电源连 接；所述开关另一端与检测点连接。
7. —种使用保护电路的集成电路，其特征在于，该集成电路包括保 护电路，该保护电路包括电平检测电路，用于检测集成电路中电源接入端点的电平； 逻辑控制电路，根据所述电平检测电路输出的电平检测信号，输出 逻辑控制信号；嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成 电路中寄生三极管的基极-发射极间电压进行嵌位。
全文摘要
本发明公开一种集成电路的保护电路，该保护电路包括电平检测电路，用于检测集成电路中电源接入端点的电平；逻辑控制电路，根据所述电平检测电路输出的电平检测信号，输出逻辑控制信号；嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以电源接入端点为基极的寄生三极管的基极-发射极间电压进行嵌位。当电平检测电路检测到寄生三极管导通时，逻辑控制电路控制嵌位电路工作，将寄生三极管的基极-发射极间电压进行嵌位，使寄生三极管的基极-发射极间电压小于该三极管导通所需的电压值，因此寄生三极管处于截止状态，消除寄生三极管对电路的影响，使集成电路处于正常工作状态，从而对集成电路进行保护。
文档编号H01L27/02GK101425514SQ20081007211
公开日2009年5月6日 申请日期2008年11月14日 优先权日2008年11月14日
发明者冯稀亮, 奇 张, 陈锐标, 重 隆, 黄君凯 申请人:深圳市昊芯微电子有限公司