专利名称：绝缘栅型半导体装置的制作方法
技术领域：
本发明涉及一种绝缘栅型半导体装置，特别是涉及一种在具有进行主 晶体管的电流检测的传感检测用晶体管的绝缘栅型半导体装置中提高检测 精度的绝缘栅型半导体装置。
背景技术：
在现有的绝缘栅型半导体装皇中，公知有以下的结构(例如参照专利 文献1)。该结构是将进行主动作的晶体管和进行该晶体管的电流检测等的 传感检测用晶体管集成于一个芯片。
图7是表示作为现有的绝缘栅型半导体装置的一例的沟槽结构的 MOSFET的平面图。另外，图7中省略源极电极、栅极焊盘电极等金属电 极层及层间绝缘膜。
如图7所示，MOSFET的芯片，将配置进行主动作的MOS晶体管35m 的主动作部41和配置传感^r测用MOS晶体管35s的传感部42集成在一个 芯片上。主动作部41和传感部42的各自的沟道区域33、 34以规定的间隔 分离。
半导体基板30在n+型硅半导体基板之上层叠n-型半导体层等而构成， 成为漏极区域。P型沟道区域33、 34设置在n-型半导体层的表面。在沟道 区域33、 34上设置沟槽，绝缘膜覆盖沟槽内并埋设栅极电极，MOS晶体管 35m、 35s例如配置为格子状。各自的沟道区域33、 34的MOS晶体管35m、 35s为相同结构。
在沟道区域33、34的外周的n-型半导体层表面上根据需要配置扩散p十 型杂质的防护圏45。另外，在芯片的最外周设置密封金属47。
驱动传感部42的栅极电极通过多晶硅等的栅极连接电极36与主动作 部41的栅极电极连接。在芯片(半导体基板30)的角部的基板表面上设置 栅极焊盘电极44,与栅极连接电极36连接。
也就是说，同时驱动主动作部41和传感部42的MOS晶体管35m、35s，通过由传感部42检测电流来监视并控制主动作部41的过电流等异常情况。 专利文献l: JP特开2002-314086号公报图8是表示现有的MOSFET接通时的电流路径的概况剖面图。图8是 图7的d-d线的剖面图。在n+型半导体基板31之上层叠n-型半导体层32,并在设置于n-型半 导体层32表面上的沟道区域33、 34上，分别以例如1000: 1的元件比配 置MOS晶体管35m、 35s。另夕卜，在此省略MOS晶体管35m、 35s的详细 图示及说明。从MOS晶体管35m、 35s的一个元件向半导体层32流动的电流，如箭 头所示，不仅向半导体层32的垂直方向，还向从垂直方向大约45度的方 向扩散流动。沟道区域33、 34的正下方的半导体层32中，由于扩散的电流路径重 叠，故成为大致均匀的电流分布，在沟道区域33、 34的端部重叠少的部分 与中央附近(沟道区域33、 34的正下方)相比，电流分布不均匀。由于进行主动作的主动作部41的MOS晶体管35m的元件数量多，电 流分布变均匀的沟道区域33正下方的区域(以下，称为均匀区域CR1 )的 面积也大。也就是说，相对于均匀区域CRl,端部的电流分布不均匀的区 域(以下，称为不均匀区域CR2)的面积比例变小。即，几乎没有由于不 均匀区域CR2的存在而造成的影响。另一方面，与主动作部41相比，传感部42的MOS晶体管35s的数量 非常少(例如，千分之一 )，沟道区域34正下方的区域(均匀区域CR1 ) 的面积也小，与主动作部41相同，产生不均匀区域CR2。因此，传感部42 中，相对于均匀区域CR1的面积，不均匀区域CR2的面积比例变大，不均 匀区域CR2的存在造成的影响变大。在设计上，在主动作部41和传感部42中，需要得到与MOS晶体管 35m、 35s的元件数量成比例的电流容量，若各自的电流分布同等均匀，则 接通阻抗也与元件数量成比例。但是，如上所述，由于在传感部42中不均匀区域CR2的存在造成的影 响大，故例如与每单位沟道区域面积(或单位元件)相比，与主动作部41 相比传感部42的电流分布不均匀的比例增加。也就是说，存在传感部42 中由于不均匀的电流分布接通阻抗低于设计值的问题。图9是表示设计上的主动作部41和传感部42的V-I特性(理想值)和 实际的传感部42的I-V特性的图。虚线x、 y分别表示主动作部41和传感 部42的理想值的特性，实线x' 、 /分别表示实际的主动作部41和传感 部42的特性。这样，由于实际上传感部42的接通阻抗减少，故存在不能得到与设计 值相同的、与主动作部41和传感部42的元件比对应的电流比的问题。发明内容本发明是鉴于上述课题而开发的，具有以下的结构。第一，具有一 导电型半导体基板；设置在该半导体基板之上的一导电型半导体层；设置 在该半导体层表面上的第一动作部；置在所述半导体层表面，面积比所述 第一动作部小的第二动作部；设置在所述第一动作部上的反导电型的第一沟道区域和第一晶体管；设置在所述第二动作部上的反导电型的第二沟道 区域和第二晶体管；设置在所述第二动作部的周围的分离区域。根据本发明，第一，通过设置分离区域，该分离区域包围与第一动作 部(主动作部)相比面积小的第二动作部(传感部)的外侧，来抑制电流 分布不均匀区域CR2的扩散，可降低不均匀区域CR2的面积相对于电流分 布均匀区域的面积的比例。因此，可防止第二动作部的每单位元件(单位 沟道区域面积)的接通阻抗的减少。由此，可得到与对应于第一动作部(主动作部)和第二动作部的元件 数量的比率的设计值相同的接通阻抗。即，在第一动作部和第二动作部， 由于能够得到与设计值相同的电流比，故可提高电流检测的精度。第二，选择分离区域的深度，使第一动作部和第二动作部的每单位元 件(面积)的电流相同，由此，可使第一动作部和第二动作部的电流比与 设计值相同。虽然根据其深度的不同分离区域抑制不均匀区域CR2的效果 不同，但通过选择适当的深度，能够提高电流检测的精度。第三，通过采用杂质区域作为分离区域，可不将工序复杂化而容易地 抑制不均匀区域CR2的扩散。第四，通过采用绝缘层作为分离区域，即使是深的分离区域，也可谋 求分离区域的微小化，防止芯片尺寸的增加。第五，通过贯通半导体层和半导体基板的贯通孔和设置在贯通孔的侧壁上的绝缘膜而构成分离区域，可谋求分离区域的微小化，防止芯片尺寸 的增力口。
图1是本发明实施例的绝缘栅型半导体装置的平面图； 图2 (A)、 (B)是本发明实施例的绝缘栅型半导体装置的剖面图； 图3是本发明实施例的绝缘栅型半导体装置的电路图； 图4是说明本发明实施例的绝缘栅型半导体装置的概要剖面图； 图5 (A)、 (B)是说明本发明实施例的绝缘栅型半导体装置的概要剖 面图；图6是说明本发明实施例的绝缘栅型半导体装置的特性图；图7是现有的绝缘栅型半导体装置的平面图；图8是说明现有的绝缘栅型半导体装置的概要剖面图；图9是说明现有的绝缘栅型半导体装置的特性图。附图标记说明1 n+型半导体硅基板2 n-型半导体层3 第一沟道区域4 第二沟道区域5 沟槽6 栅极绝缘膜7 栅极电极8 源极区域9 体区11 层间绝缘膜15m、 15s MOS晶体管16 4册极配线17 源极电极19 漏才及电^L20 分离区域21 主动作部22 传感部23 栅极连接电极24 栅极焊盘形成区域25 防护圈 27 密封金属 30半导体基板 33、 34 沟道区i或 35m、 35s MOS晶体管 36 栅极连接电极41 主动作部42 传感部SB 半导体基板具体实施方式
参照图1 ~4,以n沟道型的沟槽结构MOSFET作为绝缘栅型半导体装 置的一例来详细说明本发明的实施例。图1是表示本发明的实施例的M0SFET的芯片的平面图。另外，在图 1中，省略层间绝缘膜、金属电极层(源极电极、栅极焊盘电极、栅极配线)。本发明的MOSFET100具有n+型半导体基板1、 n-型半导体层2、第一 动作部21、第二动作部22、第一沟道区域3、第二沟道区域4、第一晶体 管15m、第二晶体管15s、分离区域20。基板SB是在n+型半导体硅基板(未图示)上层叠n-型半导体层2的 结构，成为漏极区域。n-型半导体层2例如为外延层。第一动作部21是配置进行主动作的数量多的第一晶体管15m的区域。 另一方面，第二动作部22比第一动作部21的面积小，是配置进行第一晶 体管15m的传感检测的数量少的第二晶体管15s的区域。省略了图1中的详细图示，第一晶体管15m和第二晶体管15s分别以 均等的间隔距离配置在第一动作部21、第二动作部22内。另外，在第二动 作部22上也需要设置源极电极进行引线接合。也就是说，至少需要确保引 线接合所需要的面积。第一晶体管15m和第二晶体管15s是相同结构并同 时动作。另外，通过控制IC (未图示)检测第二晶体管15s的电流，监视、控制第一晶体管15m的状态。在本实施例中，以下，第一动作部21、第二 动作部22分别称为主动作部21 、传感部22。主动作部21和传感部22的n-型半导体层2表面上分别设置对应的第 一沟道区域3、第二沟道区域4。本实施例的第一沟道区域3和第二沟道区 域4,例如为向n-型半导体层表面注入、扩散p型杂质等的扩散区域。另外，本实施例中，主动作部21是指直至第一沟道区域3的端部为止 的区域，传感部22是指直至第二沟道区域4的端部为止的区域。通过多晶硅等设置栅极连接电极23,该栅极连接电极在主动作部21(第 一沟道区域3)和传感部22 (第二沟道区域4)的周围延伸设置，与主动作 部21和传感部22的栅极(在此未图示)共同连接。栅极连接电极23延伸 至主动作部21外的栅极焊盘形成区域24，与在栅极焊盘形成区域24的n-型半导体层2上方经由绝缘膜而设置的栅极焊盘电极(未图示)连接。由此，在主动作部21和传感部22上在同样的时刻施加相同的栅极电压。分离区域20设置在传感部22的周围。分离区域20例如为p型的高浓 度杂质区域，从传感部22的第二沟道区域4的周缘部分开，完全包围传感 部22而设置(也在与传感部22和主动作部21连4妻的4册极连接电极23的 下方延伸设置)。通过分离区域20可防止传感部22的电流分布不均匀引起 的接通阻抗的降低。图2是图1的MOSFET100的剖面图，图2(A)是图1的a-a线剖面图， 图2(B)是图1的b-b线剖面图。另外，图2的纵横的缩小尺寸根据需要进行 了变形。参照图2,将在n+型半导体硅基板1之上层叠n-型半导体层2等的基 板SB作为漏极区域，在n-型半导体层2的表面上分别设置与主动作部21 和传感部22相对应的p型第一沟道区域3、第二沟道区域4。本实施例中MOS晶体管15m、 15s具有沟槽结构。沟槽5贯通第一沟 道区域3和第二沟道区域4，具有到达n-型半导体层2的深度。沟槽5的内 壁由栅极绝缘膜(例如氧化膜)6覆盖，在沟槽5上设置填充了多晶硅等的 栅极电极7。栅极电极7经由设置在主动作部21和传感部22的周围的绝缘 膜6'上的栅极连接电极23与栅极焊盘电极连接。与沟槽5邻接的第一沟道区域3、第二沟道区域4的表面上形成n+型源极区域8，相邻的源极区域8之间的第一沟道区域3、第二沟道区域4的 表面上设置p+型体区9。设置覆盖栅极电极7并由BPSG(Boron phosphorus Silicate Glass:硼磷 硅酸盐玻璃)膜等构成的层间绝缘膜11，源极电极17经由设置在层间绝缘 膜11上的接触孔CH，与源极区域8和体区9接触。另外，在第一沟道区域3、第二沟道区域4的外周的n-型半导体层2 表面上根据需要配置扩散p+型杂质的防护圈25。进一步，在芯片最外周上 设置密封金属27 (参照图1)。源极电极17与栅极焊盘形成区域24 (参照图l)邻接设置。设置于栅 极焊盘形成区域24上的栅极焊盘电极(未图示)由与源极电极17相同的 金属电极层构成。主动作部21与传感部22的源极电极17分离，分别与 MOS晶体管15m、 15s电连接。在包围第 一沟道区域3的栅极连接电极23之上设置与其重叠的环形的 栅极配线16。进一步，在基板1的背面上通过金属蒸镀等设置漏极电极19。分离区域20从传感部22的第二沟道区域4端部分离，设置在第二沟 道区域4的外周。设置分离区域20使其深度为抑制从第二沟道区域4向n-型半导体层2流动的电流向相对于基板表面45度方向的扩散，具体地，设 置分离区域20的深度使其比第二沟道区域4的深度深。图3是表示图1的MOSFETIOO的使用例的电路图。本实施例的 MOSFET100是将主动作部21 、配置了用于4全测主动作部21的电流的晶体 管的传感部22集成在一个芯片上的结构。传感部22和主动作部21通过以 相同时刻施加的相同栅极电压同时进行动作。传感部22的MOS晶体管15s和主动作部21的MOS晶体管15m，如 图所示，漏极电极D共同连接，源极S分别经由负荷L而接地。阻抗R连 接于传感部22的源极S和负荷L间。例如通过测定阻抗R两端的电压压降， 牙全测向传感部的MOS晶体管15s流动的电流。主动作部21的MOS晶体管 15m与传感部22的MOS晶体管是相同的结构，故通过测定传感部22 4企测 主动作部21的过电流等。传感部22和主动作部21的栅极G与未图示的控 制IC等连接，通过传感部22检测到过电流等的异常时，通过控制IC对主 动作部21的MOS晶体管15m(传感部22的MOS晶体管15s也同样)进行控 制。在该MOSFET100中，如上所述，通过使各自的MOS晶体管15m、 15s 为相同结构，从传感部22的检测结果，基于MOS晶体管15m、 15s的元件 比算出主动作部21的电流。即，可将主动作部21和传感部22的电流比设 计为可得到与各自的元件比对应的值。但是，在图7所示的现有结构中，实际上传感部22的接通阻抗比设计 值小，存在得不到与元件比对应的电流比的问题(参照图9)。因此，在本实施例中，设置包围传感部22的外侧的分离区域20，使传 感部22中的电流分布均匀，防止接通阻抗的降低。参照图4进行说明。图4是将图1的c-c线的剖面中的第一沟道区域3 和第二沟道区域4模式化表示的图。省略详细的图示，在第一沟道区域3 和第二沟道区域4上分别配置MOS晶体管15m、 15s (参照图2)。通过第一沟道区域3、第二沟道区域4的电流从各自的沟道区域3、 4 的下端向n-型半导体层2中流出。此时，通过各自的MOS晶体管15m、 15s 的元件的电流从第一沟道区域3、第二沟道区域4的下端不仅向基板SB的 垂直方向流动，而且也向相对于垂直方向约45度的方向扩散，并向n-型半 导体层2中流动。由此，第一沟道区域3、第二沟道区域4的中心附近成为 电流分布均匀的区域(均匀区域CR1 )，两个沟道区域3、 4的周端部成为 电流分布不均匀的区域(不均匀区域CR2 、 CR2')。本实施例中，在传感部22的周围配置分离区域20。因此，从第二沟道 区域4的周端部流出的电流可通过分离区域20抑制向45度方向的扩散。 因此，可抑制在第二沟道区域4的周端部产生不均匀区域CR2'。并且， 在传感部22中，由于与均匀区域CR1的面积相比不均匀区域CR2'的面积 比例变小，故不均勻的电流分布的影响几乎不存在，传感部22整体上的电 流分布变得更加均匀。由此，在传感部22中可得到与设计值相同的接通阻抗，在主动作部21 和传感部22中可得到与元件比相对应的电流比。因此，^是高电流;险测的精 度。另外，分离区域20是可在第二沟道区域4的周端部抑制电流扩散的区 域，其深度越深，抑制电流扩散的效果越好。因此，分离区域20的深度优选到达n-型半导体层2的底部或者n+型 半导体基板l的深度。但是，以杂质扩散区域形成分离区域20的情况下，分离区域20越深，则向基板SB的水平方向也进行扩散，分离区域20的宽 度变大。在实施例中，由于分离区域20的宽度的大小不影响抑制不均匀区 域CR2'的效果，因此希望例如主动作部21和传感部22维持现有的图案， 并且配置在它们之间。另外，即使在改变图案的情况下，应该避免芯片尺 寸的大型化，分离区域20的宽度小比较好。在主动作部21中，由于MOS晶体管15m的元件数量多，故均匀区域 CR1的面积也大。也就是说，相对于均匀区域CR1,不均匀区域CR2的面 积、比例变小。本实施例中，在传感部22中也产生不均匀区域CR2'，但如果其面积 相对于均匀区域CR1小到可以忽视的程度则没有问题。因此，在以杂质扩散区域形成分离区域20的情况下，适当地选择分离 区域的深度，使其宽度不超过需要的程度，并能抑制电流路径的扩散引起 的不均匀电流分布的影响。图5是表示分离区域20的其他形态的图，与图4相同的结构要素以同 一符号表示，省略其说明。分离区域20并不限于p型杂质区域，也可由绝缘材料构成。例如，在图5(A)中，是以绝缘层形成分离区域20的情况。在传感部 22的外周形成沟槽等，通过氧化其内部或在沟槽内堆积绝缘膜而形成绝缘 层。通过形成沟槽，如图所示，即使是例如到达n+型半导体基板1的深度 的分离区域20,分离区域20的宽度也不向基板的水平方向扩散，可形成微 小化的分离区域20。通过较深地(例如到达n+型半导体基板1的深度)形成分离区域20, 与图4的情况相比可更好地抑制不均匀区域CR2'。另外，图5(B)是使用贯通孔201的情况。贯通孔201贯通n-型半导体层2和n+型半导体基板1而设置，其内壁 由绝缘膜202覆盖。贯通孔的内部例如埋设铜(Cu)等导电材料203。另外， 也可在贯通孔内埋入绝缘材料。此时，即使是深的分离区域20也减小其宽度，故可避免设置分离区域 20而造成的图案变更和芯片尺寸的大型化。图6是表示本实施例的V-I特性的图。虛线x、 y分别表示主动作部21和传感部22的设计上的V-I特性(理想值)，实线 、/分别表示主动作部21和传感部22的实际的V-I特性。 另外，点划线/ '是现有结构的传感部的V-I特性。这样，根据本实施例，在现有结构(点划线/ ')中，由于不均匀的 电流分布的影响降低的接通阻抗(V-I特性的倾斜)增加，可得到与设计值 (理想值参照虛线y)大致相近的V-I特性(实线y)。以上，在本实施例中以n沟道型MOSFET进行了说明，但导电型相反 的p沟道型MOSFET也可以得到相同的效果。另外，并不限于沟槽结构的 MOSFET，在n-型半导体层2表面上经由栅极绝缘膜6配置栅极电极7的 平面型结构MOSFE丁也可同样实施。
权利要求
1.一种绝缘栅型半导体装置，其特征在于，具有一导电型半导体基板，设置在该半导体基板之上的一导电型半导体层，设置在该半导体层表面上的第一动作部，设置在所述半导体层表面，面积比所述第一动作部小的第二动作部，设置在所述第一动作部上的反导电型第一沟道区域和第一晶体管，设置在所述第二动作部上的反导电型第二沟道区域和第二晶体管，设置在所述第二动作部的周围的分离区域。
2. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，在所述分离 区域设置有深度，该深度抑制从所述第二沟道区域向所述半导体层流动的 电流在水平方向扩散。
3. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述分离区 域设置为比所述第二沟道区域深。
4. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述分离区 域是绝缘层。
5. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述分离区 域是高浓度的反导电型杂质区域。
6. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述分离区域具有贯通所述半导体层和所述半导体基板的贯通孔和设置在该贯通孔侧 壁上的绝缘膜。
7. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第一晶 体管和所述第二晶体管各自的栅极电极共同连接。
8. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第二晶 体管是用于检测所述第 一晶体管的电流的晶体管。
全文摘要
本发明涉及一种绝缘栅型半导体装置。在将检测主动作部的动作的传感部集成于同一芯片的MOSFET中，传感部的电流分布不均匀区域的面积比电流分布均匀的区域面积大，故存在传感部中接通阻抗增加，而得不到与元件比对应的电流比的问题。本发明中，在传感部的外周设置分离区域。设置分离区域的深度，该深度可抑制在传感部的周端部产生的电流分布不均匀区域的扩散，由此，可在传感部中抑制电流分布不均匀区域带来的影响。由于可使整个传感部的电流分布更加均匀，故可以使传感部的接通阻抗接近设计值。由此，可得到与元件比对应的、与设计值相同的电流比，提高电流检测的精度。
文档编号H01L27/085GK101271899SQ20081008549
公开日2008年9月24日 申请日期2008年3月19日 优先权日2007年3月23日
发明者吉村充弘 申请人:三洋电机株式会社;三洋半导体株式会社