专利名称：芯片重新配置的封装结构及其方法
技术领域：
本发明有关一种半导体封装方法，特别是将不同尺寸大小及功能的芯片进行重 新配置的封装封方法。
背景技术：
半导体的技术己经发展的相当的迅速，因此微型化的半导体芯片(Dice)必须具 有多样化的功能的需求，使得半导体芯片必须要在很小的区域中配置更多的输入/ 输出垫(I/0pads)，因而使得金属接脚(pins)的密度也快速的提高了。因此，早 期的导线架封装技术已经不适合高密度的金属接脚；故发展出一种球阵列(Ball Grid Array: BGA)的封装技术，球阵列封装除了有比导线架封装更高密度的优点外， 其锡球也比较不容易损害与变形。随着3C产品的流行，例如移动电话(Cell Phone)、个人数字助理(PDA) 或是iPod等，都必须要将许多复杂的系统芯片放入一个非常小的空间中，因此为 解决此一问题， 一种称为"晶片级封装(wafer level package; WLP)"的封装技 术己经发展出来，其可以在切割晶片成为一个个的芯片之前，就先对晶片进行封装。 美国专利公告第5,323，051号专利即揭露了这种"晶片级封装"技术。然而，这种 "晶片级封装"技术随着芯片主动面上的焊垫(pads)数目的增加，使得焊垫(pads) 的间距过小，除了会导致信号耦合或信号干扰的问题外，也会因为焊垫间距过小而 造成封装的可靠度降低等问题。因此，当芯片再更进一步的縮小后，使得前述的封 装技术都无法满足。为解决此一问题，美国专利公告第7， 196, 408号己揭露了一种将完成半导体工 序的晶片，经过测试及切割后，将测试结果为良好的芯片(good die)重新放置于 另一个基板之上，然后再进行封装工序，如此，使得这些被重新放置的芯片间具有 较宽的间距，故可以将芯片上的焊垫适当的分配，例如使用向外延伸(fan out) 技术，因此可以有效解决因间距过小，除了会导致信号耦合或信号干扰的问题。然而，为使半导体芯片能够有较小及较薄的封装结构，在进行晶片切割前，会 先对晶片进行薄化处理，例如以背磨(backside lapping)方式将晶片薄化至2 20密耳(mil)，然后再切割成一个个的芯片。此一经过薄化处理的芯片，经过重新 配置在另一基板上，再以注模方式将多个芯片形成一封装体；由于芯片很薄，使得 封装体也是非常的薄，故当封装体脱离基板之后，封装体本身的应力会使得封装体 产生翘曲，增加后续进行切割工序的困难。另外，在晶片切割之后，重新配置在另一个基板时，由于新的基板的尺寸较原 来的尺寸为大，因此在后续植球工序中，会无法对准，其封装结构可靠度降低。为 此，本发明提供一种预先将铜柱形成于芯片上的焊垫，然后再通过薄化工序将铜柱 曝露出来，故可以有效地解决植球时无法对准以及封装体产生翘曲的问题。此外，在整个封装的过程中，还会产生植球时，制造设备会对芯片产生局部过 大的压力，而可能损伤芯片的问题；同时，也可能因为植球的材料造成与芯片上的 焊垫间的电阻值变大，而影响芯片的性能等问题。为此，本发明提供再一种预先将 铜柱形成于芯片上的焊垫，然后再通过薄化工序将铜柱暴露出来，接着再以向外延 伸(fan out)技术将植球做适当的配置，除可有效解决损伤芯片的问题，也可同 时解决焊垫的间距过小等问题。发明内容有鉴于发明背景中所述的植球对准以及封装体翘曲的问题，本发明提供一种利 用芯片重新配置的封装结构及其方法，来将多个芯片重新进行配置并进行封装的方 法。故本发明的主要目的在于提供一种在芯片上形成导电柱，然后通过薄化工序将导电柱曝露出来，以便在芯片重新配置的封装过程中可以对准，可有效提高制造的 良率及可靠度。本发明的另一主要目的在于提供一种在芯片重新配置的封装方法，是将不同尺 寸大小及功能的芯片重新配置在一基板上的封装方法。此外，本发明还有一主要目的在于提供一种芯片重新配置的封装方法，其可以 将12吋晶片所切割出来的芯片重新配置于8吋晶片的基板上，如此可以有效运用 8吋晶片的即有的封装设备，而无需重新设立12吋晶片的封装设备，可以降低12 吋晶片的封装成本。本发明的再一主要目的在于提供一种芯片重新配置的封装方法，使得进行封装 的芯片都是"己知是功能正常的芯片"(Known good die)，可以节省封装材料， 故也可以降低工序的成本根据以上所述，本发明提供一种芯片重新配置的封装结构，包括:一芯片，其主动面上配置有多个焊垫； 一第一高分子材料层，覆盖于芯片的主动面上并通过多 个导电柱与焊垫电性连接； 一封胶体，用以包覆芯片的四个面； 一第二高分子材料 层，覆盖于封胶体以及第一高分子材料层上并曝露出多个导电柱；多条扇出的金属 线段覆盖于第二高分子材料层上且每一金属线段的一端与每一导电柱电性连接；多 个导电元件与每一金属线段的另一端电性连接； 一基板，其由一黏着层与芯片的下 表面固接。本发明接着提供一种模块化的多芯片封装结构，包括多个芯片，每一芯片具 有一主动面及一下表面且于每一芯片的主动面上配置有多个焊垫； 一高分子材料 层，覆盖于每一芯片的主动面上并曝露出多个焊垫；多个导电柱，其配置于高分子 材料层之间并与多个曝露的焊垫电性连接； 一封胶体，其环覆于每一芯片的四个面 且曝露出每一芯片的下表面以及主动面上的高分子材料层与每一导电柱；一第二高 分子材料层，覆盖于封胶体以及第一高分子材料层上并曝露出多个导电柱；多个图 案化的金属线段，覆盖于第二高分子材料层上，部份图案化的金属线段的两端电性 连接一些导电柱，而部份图案化的金属线段的一端电性连接另一些导电柱； 一图案 化的保护层，-其覆盖图案化的金属线段以及第二高分子材料层之上并曝露部份图案 化的金属线段的另一端；多个导电元件，其与曝露的金属线段的另一端电性连接； 一基板，其通过一黏着层与芯片的下表面固接。本发明接着提供多芯片封装方法，包括:提供一晶片且于主动面上形成有多个芯片区且每一芯片区的主动上配置有多个焊垫；形成一第一高分子材料层于晶片上，以覆盖这些芯片区的该主动面上的这些焊垫；形成多个第一开口，是于第一高分子材料层上形成多个第一开口并曝露出每一焊垫；形成多个导电柱于每一第一开 口中且多个导电柱的一端与焊垫电性连接；切割该晶片，以形成多个独立的芯片；取放芯片至一基板上，将该芯片的下表面固接于基板上；形成一第二高分子材料层 于基板上并环覆每一芯片以及覆盖每一芯片上的第一高分子材料层及每一导电柱； 薄化该第二高分子材料层以曝露出第一高分子材料层及每一导电柱；形成多个图案 化的金属线段，部份图案化的金属线段的两端电性连接每一些导电柱，而部份图案 化的金属线段的一端电性连接另一些导电柱；形成一图案化的保护层以覆盖图案化 的金属线段并曝露部份图案化的金属线段的另一端；形成多个导电元件并电性连接 在图案化的金属线段的另一端上；及切割该封装体，以形成多个多芯片封装结构。 一种模块化的多芯片封装方法，包括:提供至少一晶片，每一晶片的主动面上 形成有多个芯片区，其中每一晶片的芯片区的主动面上配置有不同数量的焊垫；形成一第一高分子材料层于每一晶片上并覆盖每一芯片区上的焊垫；形成多个开口， 是于每一晶片的第一高分子材料层上形成多个开口，以曝露出这些焊垫；形成多个 导电柱于每一开口中饼与焊垫电性连接；切割这些晶片，以形成多个具有不同焊垫 数量的芯片；取放芯片至一基板上，是将具有不同焊垫数量的芯片固接于基板上； 形成一第二高分子材料层于基板上并环覆每一芯片以及覆盖每一芯片上的第一高 分子材料层及每一导电柱；薄化第二高分子材料层，以曝露出第一高分子材料层及 每一导电柱；形成多个图案化的金属线段，部份图案化的金属线段的两端电性连接 一些导电柱，而部份图案化的金属线段的一端电性连接这些导电柱；形成一图案化 的保护层以覆盖图案化的金属线段，并曝露部份图案化的金属线段的另一端；形成 多个导电元件并电性连接在已曝露的图案化的金属线段的另一端上;及切割该封装 体，以形成多个模块化的多芯片封装结构。
为能更清楚理解本发明的目的、特点和优点，以下将配合附图对本发明的较 佳实施例进行详细的说明，其中图1A 图1D是表示于芯片上形成导电柱的示意图；图2A 图2G是根据本发明所揭露的制造过程示意图；图3是根据本发明所揭露的上视图；图4A 图4B是根据本发明所揭露的技术剖视图；图5A 图5C是根据本发明另一实施例的示意图；图6A 图6C是根据本发明的另一实施例的制造过程示意图；图7是根据本发明的另一实施例的剖视图；图8是根据本发明的再一实施例的剖视图；图9是根据本发明的形成多芯片封装实施例的上视图；图10A是根据本发明的形成多芯片封装实施例中，表示在多个金属线段上形成 保护层的示意图；图IOB是根据本发明的形成多芯片封装实施例中，表示在封装结构上形成多个导电元件的示意图；图11A 图11B是表示图9沿BB线段的剖视图；图12是根据本发明的形成多芯片封装的另一实施例的示意图；及图13A 图13B是根据本发明的形成多芯片封装的另一实施例的剖视图。
具体实施方式
本发明在此所探讨的方向为一种芯片重新配置的封装方法，将多个芯片重新配 置于另一基板上，然后进行封装的方法。为了能彻底地了解本发明，将在下列的描 述中提出详尽的步骤及其组成。显然地，本发明的施行并未限定芯片堆栈的方式的 本揭示领域的普通技术人员所熟悉的特殊细节。另一方面，众所周知的芯片形成方 式以及芯片薄化等后段工序的详细步骤并未描述于细节中，以避免造成本发明不必 要的限制。然而，对于本发明的较佳实施例，则会详细描述如下，然而除了这些详 细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限 定，其以之后的专利范围为准。在现代的半导体封装工序中，均是将一个己经完成前段工序(Front End Process)的晶片10 (wafer)先进行薄化处理(Thinning Process),例如将芯 片的厚度研磨至2 20密耳(mil)之间，如图1A所示。然后，在晶片10的主动面 上形成一高分子材料层110，例如；聚酰亚胺(POLYIMIDE)，使高分子材料层110 覆盖主动面上的多个焊垫102，如图1B所示，其中虚线105是表示每一个芯片的 位置，其亦可作为后续的切割线。再接着，以半导体的显影工序，将每一焊垫位置 上的高分子材料层110移除，以形成孔洞112并曝露出每一个焊垫102，如图1C 所示。然后，使用物理汽相沉积工艺(PVD)或是化学汽相沉积工艺(CVD)将一金 属材料形成并填满于每一个孔洞112中，以形成一导电柱115，此导电柱115与焊 垫102电性连接，如图1D所示。在本发明的一较佳实施例中，高分子材料层110 的厚度可以是0.5 10密耳(mil)，而导电柱115的厚度可以是0.5 3密耳；同 时，导电柱115的材料可以是一种硬度大的金属，例如铜或是其它含有铜成份的A冬接着，进行沿着虚线105对晶片进行切割(sawing process)，以形成一个个 的芯片100;然后，使用取放装置(pick and place)将一个个的芯片100逐一放 置于另一个基板200上，如图2A所示，其中基板200上己配置一黏着层120，此 黏着层120为一具有弹性的黏着材料，例如硅橡胶(silicon rubber)、硅树脂 (silicon resin)、弹性PU、多孔PU、丙烯酸橡胶(acrylic rubber)或芯片切割胶 等。因此，芯片100的背面可固定于基板200上。很明显地，基板200上的芯片间 隔区域比晶片10中的芯片间隔区域大，因此，可以使得这些被重新放置的芯片100 间具有较宽的间距，故可以将芯片IOO上的焊垫适当的分配。此外，本实施例所使用的封装方法，可以将12吋晶片所切割出来的芯片100重新配置于8吋晶片的基板上，如此可以有效运用8吋晶片的即有的封装设备，而无需重新设立12吋晶片 的封装设备，可以降低12吋晶片的封装成本。然后要强调的是，本发明的实施例并未限定使用8吋晶片大小的基板，其只要能提供承载的功能者，例如玻璃、石英、陶瓷、电路板或金属薄板(metal foil)等，均可作为本实施例的基板200， 因此基板200的形状也未加以限制。接着，请继续参考图2B，当多个包含有导电柱115的芯片100己被准确地放 置并贴附至基板200上的黏着层120之后，接着，于基板200及每一芯片上100 上形成一高分子材料层300，以使高分子材料层300填满于芯片100之间并且每一 个芯片100的五个面(除了芯片100的背面与黏着层120接触)均由高分子材料层 300所包覆，以形成一封装体20。其中此高分子材料层300可以是硅胶、环氧树脂、 丙烯酸(acrylic)、及苯环丁烯(BCB)等材料。然后，可以选择性地对平坦化的 高分子材料层300进行一烘烤程序，以使高分子材料层300固化。再接着，请继续参考图2C，对封装体20的高分子材料层300进行薄化处理， 以使位于每一个芯片100主动面上的导电柱115曝露出来；然后，再于每一个芯片 IOO主动面上形成一高分子材料层130;再接着，以半导体的显影工序，将每一导 电柱115位置上的高分子材料层130层移除，以曝露出每一个导电柱115;然后， 以向外延伸(fan out)技术形成多个图案化的金属线段140，每一条金属线段140 的一端与导电柱115电性连接，而另一端则向外延伸形成一自由端，很明显地，此 自由端不会形成在芯片100的焊垫102之上，如图2D所示。此外，金属线段140 可以是由铜、金或铜合金等材料所形成，同时，金属线段140也可以是由一 UBM 金属层来形成，此UBM金属层的材料可以是Ti/Cu或是TiW/Cu。在前述将封装体20的每一个芯片完成图案化的金属线段140后，紧接着，要 进行对外连接元件的配置。如图2E所示，在封装体的金属线段140的面上，形成 一图案化的保护层160 (例如聚酰亚胺)以覆盖多个图案化的金属线段140，并 便曝露出多个图案化的金属线段140的自由端。此形成图案化的保护层160的步骤 包括形成一保护层160在多个图案化的金属线段140上；利用半导体工艺，例如 显影，先形成一图案化的光阻层(未在图中表示)在保护层160上；接着，在进行显 影后，移除相对于多个图案化的金属线段140的向外延伸的自由端，即可曝露出每 一个图案化的金属线段140的向外延伸的自由端，如图2F所示。紧接着，如图2G所示，是在每一个曝露的自由端处形成多个导电元件400，其中导电元件400可以是锡球(solder ball)或是金属凸块(metal bump)。很明显 地，导电元件400可以依据电路设计的需求进行配置，例如配置成一种球阵列 (BGA)的配置，如图3所示。最后，即可切割封装体，以形成多个完成封装的模 块。很明显地，图4A是相对图3的沿CC线段的剖视图。在此要强调，在进行图 2A的黏晶过程中，亦可以选择将黏着层125预先配置于每一个芯片100的背面上， 例如使用一种胶带(TAPE),其同样可以达到将芯片100固定于基板200之上， 故此工序的黏着层125仅配置于芯片100的区域上，如图4B所示。很明显地，图 4B与图4A的差异处仅在黏着层(即120与125)的配置，其中图4A中的黏膜层 120是配置在整个封装体的基板200上。另外，也要强调，本实施例的封装结构中， 并未将基板200移除，故可通过基板200作为散热的基板。请参考图5A至图5C及图6A至图6C,是本发明的另一实施例的示意图。同样 地，在己经过薄化处理的晶片10的主动面上形成一光阻层170，使光阻层1700覆 盖主动面上的多个焊垫102;然后，以半导体的显影工序，将每一焊垫位置上的光 阻层170移除后，再采用物理汽相沉积工艺(PVD)或是化学汽相沉积工艺(CVD) 在焊垫102上形成一导电柱115，使得导电柱115与焊垫102电性连接，如图5A 所示，其中虚线105是表示每一个芯片的位置，其亦可作为后续的切割线。在本实 施例中，导电柱115的材料可以是一种硬度大的金属，例如铜或是其它含有铜成 份的合金。接着，随即将晶片10上的光阻层170移除，因此可以在晶片10的主动面的每 一芯片100的每一焊垫102上形成多个凸出的导电柱115，如图5B所示。再接着， 进行沿着虚线105对晶片进行切割(sawing process)，以形成一个个的芯片100; 然后，使用取放装置(pick and place)将一个个的芯片100逐一放置于另一个基 板200上，如图5C所示，其中基板200上己配置一黏着层120，此黏着层120为 一具有弹性的黏着材料，例如硅橡胶(silicon rubber)、硅树脂(silicon resin)、 弹性PU、多孔PU、丙烯酸橡胶(acrylic rubber)或芯片切割胶等。因此，芯片100 的背面可固定于基板200上。接着，请继续参考图6A，当包含有多个凸出导电柱115的芯片100已被准确 地放置并贴附至基板200上的黏着层120之后；接着，于基板200及每一芯片上 100上形成一高分子材料层300，以使高分子材料层300填满于芯片100之间并且 每一个芯片100的五个面(除了芯片100的背面与黏着层120接触)均由高分子材 料层300所包覆，以形成一封装体20。其中此高分子材料层300可以是硅胶、环氧树脂、丙烯酸(acrylic)、及苯环丁烯(BCB)等材料。然后，可以选择性地对 平坦化的高分子材料层300进行一烘烤程序，以使高分子材料层300固化。再接着，请继续参考图6B，对封装体20的高分子材料层300进行薄化处理， 以使位于每一个芯片100主动面上的导电柱115曝露出来；然后，再于每一个芯片 100主动面上形成一高分子材料层130;再接着，以半导体的显影工序，将每一导 电柱115位置上的高分子材料层130层移除，以曝露出每一个导电柱115;然后， 以向外延伸(fan out)技术形成多个图案化的金属线段140，每一条金属线段140 的一端与导电柱115电性连接，而另一端则向外延伸形成一自由端，很明显地，此 自由端不会形成在芯片100的焊垫102之上，如图6C所示。此外，金属线段140 可以是由铜、金或铜合金等材料所形成，同时，金属线段140也可以是由一 UBM 金属层来形成，此UBM金属层的材料可以是Ti/Cu或是TiW/Cu。在前述将封装体20的每一个芯片完成图案化的金属线段140后，紧接着，要 进行对外连接元件400的配置，其过程与图2E至图2G的过程相同，故不再重复赘 述的。很明显地，导电元件400可以是锡球(solder ball)或是金属凸块(metal bump)。同时，导电元件400可以依据电路设计的需求进行配置，例如配置成一 种球阵列(BGA)的配置。最后，即可切割封装体，以形成多个完成封装的模块。 很明显地，图7亦是相对图3的沿CC线段的剖视图。另外，在本实施例中，亦可 以选择将另一黏着层125预先配置于每一个芯片100的背面上，例如使用一种胶 带(TAPE)，其同样可以达到将芯片100固定于基板200之上，故此工序的黏着层 125仅配置于芯片IOO的区域上，如图8所示。另外，也还要强调，在本实施例的 封装结构中，并未将基板200移除，故可通过基板200作为散热的基板。此外，在上述实施例中，包覆每一个芯片100的高分子材料层300的方式可以 选择使用己矢口的机械压膜(stamping process)或是注模方式(molding process) 来形成。本发明在将多个好的芯片100重新配置在另一基板200的过程中，由于每一芯 片100的主动面上都有曝露的导电柱115，故可解决后续进行金属线连接时的对准 问题。因此，依据本发明所揭露的方式，可将多个相同或是不相同的好的芯片100 封装在一起，然后采用半导体工艺来形成图案化的金属线400，将所要组合成模块 (MODULE)的多个芯片100电性连接在一起。例如将4个256M的DRAM芯片以串 连或并连的方式封装在一起，形成一个存储容量为1G的存储模块；或是，将多个 发光二极管(LED)串接成一个柱状光源或是并连成一面状光源；或是，将不同功能、不同大小的芯片封装成一系统等，都可通过本实施例来达成。图9是显示本发明的系统级封装(System-In-Package; SIP)的上视图。当多个 晶片所制造出的多个具有不同功能的芯片，例如芯片505为一微处理装置、芯片 510为一存储器控制装置而芯片515为一个存储器装置装置；将上述不同功能的芯 片依据前述工序并放置于另一基板200上之后，可通过图2A至图2F的过程，将多 个不同功能的芯片(包括芯片505、芯片510及芯片515)形成一封装体，然后， 通过对封装体的高分子材料层的薄化过程，可以使得封装体上的多个不同功能的芯 片(包括芯片505、芯片510及芯片515)中的每一导电柱115曝露出来。在此要 强调，本发明使用导电柱115的另一主要目的，即是可通过控制导电柱115的厚度 (或称为高度)来使得不同功能以及不同大小或是厚度的芯片，可以通过对封装体 的高分子材料层的薄化过程，使得不同功能以及不同大小或是厚度的芯片上的导电 柱115能够曝露在同一平面上。故可以有效地解决对准的问题。然后，再于封装体上的每一个芯片的主动面上形成一高分子材料层130;再接 着，以半导体的显影工序，将每一导电柱115位置上的高分子材料层130层移除， 以曝露出每一个导电柱115;再接着，使用一电镀工序，以便在高分子材料层300 上形成一金属层(未显示于图中)，同时金属层与每一个导电柱115形成电性连接。 接着，利用半导体工艺，例如以涂布、显影及蚀刻等方式，先形成一图案化光阻 层(未在图中表示)在金属层之上；然后以蚀刻方式来移除部份金属层之后，再剥除 图案化的光阻层；因此，可以依据所需要的电性连接方式来形成多个图案化的金属 线段400;而在本实施例中，每一图案化的金属线段400的向外延伸的两端是电性 连接至相邻的每一芯片上的多个导电柱115，使得相邻的每一芯片彼此是以串联或 并联的方式电性连接成一系统，如图10A所示；在此要说明的是，此串联或并联的 电性连接方式仅为本发明的一实施例，其目的仅在揭露使用图案化的金属工艺，可 以将多个芯片依据所要的电性连接方式完成连接。在前述将封装体20的多个芯片以金属线段140完成系统化的电性连接后，紧 接着，要进行对外连接元件400的配置，其过程与图2E至图2G的过程相同，故其 相关过程不再予以重复赘述。很明显地，导电元件400可以是锡球(solder ball) 或是金属凸块(metal bump)。同时，导电元件400可以依据电路设计的需求进行配 置，例如配置成一种球阵列(BGA)的配置，如图10B所示。最后，即可依据切 割线105切割封装体，以形成多个完成封装的模块，如图11A所示。很明显地，图 11A是相对图9的沿CC线段的剖视图。另外，在本实施例中，亦可以选择将另一黏着层125预先配置于每一个芯片100的背面上，例如使用一种胶带(TAPE)， 其同样可以达到将芯片100固定于基板200之上，故此工序的黏着层125仅配置于 芯片IOO的区域上，如图IIB所示。另外，也还要强调，在本实施例的封装结构中， 并未将基板200移除，故可通过基板200作为散热的基板。请参考图12，是显示本发明的系统级封装的另一实施例。如图12所示，其在 形成导电柱115的过程与图5A至图5C以及图6A至图6C的过程相同，故其相关过 程不再予以重复赘述。然后，在前述将封装体20的多个芯片以金属线段140完成 系统化的电性连接后，紧接着，要进行对外连接元件400的配置，很明显地，导电 元件400可以是锡球(solder ball)或是金属凸块(metal bump)。同时，导电元件 400可以依据电路设计的需求进行配置，例如配置成一种球阵列(BGA)的配置。 最后，即可依据切割线105切割封装体，以形成多个完成封装的模块。很明显地， 图13A亦是相对图9的沿CC线段的剖视图。另外，在本实施例中，亦可以选择将 另一黏着层125预先配置于每一个芯片IOO的背面上，例如使用一种胶带(TAPE)， 其同样可以达到将芯片100固定于基板200之上，故此工序的黏着层125仅配置于 芯片IOO的区域上，如图13B所示。另外，也还要强调，在本实施例的封装结构中， 并未将基板200移除，故可通过基板200作为散热的基板。很明显地，当封装体中的多个芯片是相同功能及相同大小的芯片；例如LED; 其同样地可以使用金属线段140将多个芯片以串联或并联方式形成一模块 (module),金属线段140可以是由铜、金或铜合金等材料所形成，同时，金属线段 140也可以是由一 UBM金属层来形成，此UBM金属层的材料可以是Ti/Cu或是 TiW/Cu。当所要封装的多个芯片为发光二极管(LED)时，即可将每一发光二极管的P电 极与相邻的发光二极管的P电极电性连接；而发光二极管的N电极是与相邻的发光 二极管的N电极电性连接，且每一发光二极管的N电极及P电极是通过导电柱115 分别金属线段140电性连接。同样地，本发明也不限定发光二极管的数量或是其电 性连接的方式，例如将多个发光二极管(LED)串接成一个柱状光源或是并连成 一面状光源；同时，本发明也不限定发光二极管的发光颜色，即发光二极管可以是 红光发光二极管或绿光发光二极管或蓝光发光二极管或其它颜色的发光二极管(例 如白光)或是前述发光二极管的组合等。最后，如图2E至图2F过程，于曝露的 金属线段140的自由端上形成导电元件400。而当封装体中的多个芯片是相同功能及相同大小的芯片均无DRAM时；例如将4个256M的DRAM芯片以串连或并连的方式封装在一起时，其同样地可以使用金 属线段140将多个芯片以串联或并联方式形成一个存储容量为1G的存储模块。由 于形成金属线段140及导电元件400的过程与前述相同，故不再重复赘述。虽然本发明以前述的较佳实施例揭露如上，然而其并非用以限定本发明，任何 熟悉本技术的普通技术人员，在不脱离本发明的精神和范围内，当可作出种种等同 的改变或替换，因此本发明的专利保护范围须视本说明书所附的本申请权利要求范 围所界定的为准。
权利要求
1.一种芯片重新配置的封装结构，包括一芯片，具有一主动面及一下表面且于该主动面上配置有多个焊垫；一第一高分子材料层，覆盖于该芯片的主动面上并曝露出该多个焊垫；多个导电柱，其配置于该第一高分子材料层之间并与该多个曝露的焊垫电性连接；一封胶体，用以包覆该芯片的四个面，且曝露出该芯片的该下表面以及该第一高分子材料层与这些导电柱；一第二高分子材料层，覆盖于该封胶体以及该第一高分子材料层上并曝露出该多个导电柱；多条扇出的金属线段，其覆盖于该第二高分子材料层上且每一该金属线段的一端与这些导电柱电性连接；一保护层，其覆盖于这些金属线段以及该第二高分子材料层上并曝露出这些金属线段的另一端的一上表面；多个导电元件，其与这些金属线段的另一端电性连接；一基板，其由一黏着层与该芯片的该下表面固接。
2. 根据权利要求1所述的封装结构，其特征在于该导电柱的材质为铜或铜合金。
3. —种模块化的多芯片封装结构，包括多个芯片，每一该芯片具有一主动面及一下表面且于这些芯片的主动面上配置 有多个焊垫；一高分子材料层，覆盖于这些芯片的主动面上并曝露出该多个焊垫； 多个导电柱，其配置于该高分子材料层之间并与该多个曝露的焊垫电性连接； 一封胶体，其环覆于每一该芯片的四个面且曝露出每一该芯片的该下表面以及该主动面上的该高分子材料层与这些导电柱；一第二高分子材料层，覆盖于该封胶体以及该第一高分子材料层上并曝露出该多个导电柱；多个图案化的金属线段，覆盖于该第二高分子材料层上，部份这些图案化的金 属线段的两端电性连接部份这些导电柱，而另一部份这些图案化的金属线段的一端电性连接另一部份的这些导电柱；一图案化的保护层，其覆盖这些图案化的金属线段以及该第二高分子材料层之 上并曝露部份这些图案化的金属线段的另一端；多个导电元件，其与这些曝露的金属线段的另一端电性连接；一基板，其通过一黏着层与这些芯片的下表面固接。
4. 根据权利要求3所述的封装结构，其特征在于该导电柱的材质为铜或铜合金。
5. 根据权利要求3所述的封装结构，其特征在于这些芯片是相同功能的芯片。
6. 根据权利要求3所述的封装结构，其特征在于这些芯片是存储器芯片。
7. 根据权利要求3所述的封装结构，其特征在于这些芯片是不同功能的芯片。
8. —种芯片重新配置的封装方法，包括提供一晶片，具有一主动面及一下表面，且于该主动面上形成有多个芯片区且 每一该芯片区的该主动上配置有多个焊垫；形成一第一高分子材料层于该晶片上，以覆盖这些芯片区的该主动面上的这些 焊垫；形成多个第一开口，是于该第一高分子材料层上形成多个幵口，以曝露出这些 焊垫；形成多个导电柱于这些第一开口中，并使该多个导电柱的一端与这些焊垫电性 连接；切割该晶片，以形成多个独立的芯片；取放这些芯片至一基板上，是将每一该芯片的该下表面固接于该基板上； 形成一第二高分子材料层于该基板上并环覆每一该芯片以及覆盖这些芯片上的该第一高分子材料层及这些导电柱；薄化该第二高分子材料层，以曝露出该第一高分子材料层及这些导电柱； 形成一第三高分子材料层于该第一高分子材料层及该第二高分子材料层上； 形成多个第二开口，是于该第三高分子材料层上形成多个该第二开口，以曝露出这些导电柱；形成多个图案化的金属线段于该第三高分子材料层上，这些图案化的金属线段 的一端电性连接于这些导电柱；形成一图案化的保护层以覆盖这些图案化的金属线段，并曝露出这些图案化的 金属线段的另一端；形成多个导电元件，是将这些导电元件电性连接在已曝露的每一该图案化的金 属线段的另一端上；及切割该封装体，以形成多个芯片封装结构。
9. 一种多芯片封装方法，包括提供一晶片，具有一主动面及一下表面，且于该主动面上形成有多个芯片区且 每一该芯片区的该主动上配置有多个焊垫；形成一第一高分子材料层于该晶片上，以覆盖这些芯片区的该主动面上的这些 焊垫；形成多个第一开口，是于该第一高分子材料层上形成该多个第一开口并曝露出 这些焊垫；形成多个导电柱于这些第一开口中且该多个导电柱的一端与这些焊垫电性连接；切割该晶片，以形成多个独立的芯片；取放这些芯片至一基板上，是将每一该芯片的该下表面固接于该基板上；形成一第二高分子材料层于该基板上并环覆每一该芯片以及覆盖这些芯片上 的该第一高分子材料层及这些导电柱；薄化该第二高分子材料层，以曝露出该第一高分子材料层及这些导电柱；形成多个图案化的金属线段，部份这些图案化的金属线段的两端电性连接这些 导电柱，而部份这些图案化的金属线段的一端电性连接这些导电柱；形成一图案化的保护层以覆盖这些图案化的金属线段，并曝露部份这些图案化 的金属线段的另一端；形成多个导电元件，是将这些导电元件电性连接在已曝露的每一该图案化的金 属线段的另一端上；及切割该封装体，以形成多个多芯片封装结构。
10. —种模块化的多芯片封装方法，包括提供至少一晶片，每一该晶片具有一主动面及一下表面，且每一该晶片的该主 动面上形成有多个芯片区，其中每一该晶片的该芯片区的该主动面上配置有不同数 量的悍垫；形成一第一高分子材料层于每一该晶片上，并覆盖这些芯片区的该主动面及这 些焊垫；形成多个开口，是于每一该晶片的该第一高分子材料层上形成多个开口，以曝露出这些焊垫；形成多个导电柱于这些开口中，该多个导电柱的一端与每一该晶片的该主动面上的这些焊垫电性连接；切割这些晶片，以形成多个具有不同焊垫数量的芯片；取放这些芯片至一基板上，是将这些具有不同焊垫数量的芯片的该下表面固接 于该基板上；形成一第二高分子材料层于该基板上并环覆每一该芯片以及覆盖这些芯片上 的该第一高分子材料层及这些导电柱；薄化该第二高分子材料层，以曝露出该第一高分子材料层及这些导电柱；形成多个图案化的金属线段，部份这些图案化的金属线段的两端电性连接这些 芯片的这些导电柱，而部份这些图案化的金属线段的一端电性连接这些导电柱；形成一图案化的保护层以覆盖这些图案化的金属线段，并曝露部份这些图案化 的金属线段的另一端；形成多个导电元件，是将这些导电元件电性连接在已曝露的每一该图案化的金 属线段的另一端上；及切割该封装体，以形成多个模块化的多芯片封装结构。
全文摘要
一种芯片重新配置的封装结构，包括一芯片，其主动面上配置有多个焊垫；一第一高分子材料层，覆盖于芯片的主动面上并通过多个导电柱与焊垫电性连接；一封胶体，用以包覆芯片的四个面；一第二高分子材料层，覆盖于封胶体以及第一高分子材料层上并暴露出多个导电柱；多条扇出的金属线段覆盖于第二高分子材料层上且每一金属线段的一端与每一导电柱电性连接；多个导电元件与每一金属线段的另一端电性连接；一基板，其由一黏着层与芯片的下表面固接。
文档编号H01L23/48GK101621041SQ200810127920
公开日2010年1月6日 申请日期2008年7月2日 优先权日2008年7月2日
发明者陈煜仁 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司