专利名称：制造闪速存储器件的方法
技术领域：
本发明涉及一种半导体器件，更具体地，本发明涉及一种制造 闪速存储器件的方法。
背景技术：
闪速存储器件是一种非易失性存储介质，即使在断电时，存储 在其中的教:据也不会丢失。当进行诸如录音，读取以及删除等操作 时，具有高处理速度的闪速存储器件是有利的。因此，闪速存储器 件已经广泛用于个人电脑(PC)、机顶盒、打印机以及网络服务器 等基本输入输出系统(Bios)的数据存储。近来，闪速存储器件已 被广泛应用于诸如数码相机以及蜂窝式移动电话的器件中。然而，随着闪速存储器件变得更加高度集成，闪速存储器件的 元胞(unit cell)的尺寸减小，形成元胞的栅极区域之间的空间间隔 也随之同样减小，从而在形成金属线时会产生空隙(void)。发明内容本发明的具体实施方式
涉及一种制造存储器件的方法，其用于 在形成层间介电薄膜(interlayer dielectric film )时防止空隙的产生。本发明.的具体实施方式
涉及一种制造闪速存储器件的方法，包括下列步艰《中的至少一个在半导体冲十底上和/或上方形成棚4及；然 后在该半导体衬底上和/或上方顺序地堆叠第一介电薄膜和第二介 电薄膜，且通过第一蚀刻过程在该4册极的侧壁上和/或上方形成第一 介质图案和第二介电图案；然后在该半导体衬底上和/或上方形成源 区和漏区；然后在该半导体衬底上和/或上方除去第二介质图案并形 成第三介电薄膜；然后在该第三介电薄膜上进行第二蚀刻过程，从 而在该栅^及侧壁上和/或上方的第一介电图案和第三介电图案中形 成隔离体(spacer);然后在形成有栅极和隔离体的半导体衬底上和 /或上方形成层间介电薄膜。本发明的具体实施方式
涉及一种方法，包括下列步骤中的至少 一个在半导体衬底上形成栅极；然后在该半导体衬底上顺序地堆 叠第一介电薄膜和第二介电薄膜；然后通过实施第一蚀刻过程，在 该栅极的侧壁上形成包括第 一介电薄膜图案和第二介电薄膜图案 的第一隔离体；然后在该半导体衬底中形成源区和漏区；然后除去 第二介电薄膜；然后在该半导体衬底上顺序地堆叠第三介电薄膜和 第四介电薄膜；然后通过实施第二蚀刻过程，在4册一及侧壁上形成包 括第一介电图案和第三介电图案的第二隔离体；然后在包括栅极和 第二隔离体的半导体衬底上形成层间介电薄膜。本发明的具体实施方式
涉及一种方法，包括下列步骤中的至少 一个在半导体4于底的单元区(cell area)中形成多个冲册极并在该半 导体衬底的周边区(peripheral area )中形成4册电4及；然后在该棚-才及 及栅电极的侧壁上形成包括第一介电层与第二介电层的第一隔离 体；然后在该半导体衬底中形成源/漏区；然后除去第二介电层以暴 露第一介电层；然后在该4册4及和4册电4及的侧壁上形成包4舌第一介电 层和第三介电层的第二隔离体。本发明的具体实施方式
涉及一种方法，包括下列步骤中的至少一个在半导体坤十底上形成间隔的棚4及；然后在栅-才及的侧壁上形 成包括第一氧化层(氧化物层)和第一氮化层(氮化物层)的第一 隔离体；然后在该半导体衬底中形成源/漏区；然后除去第一氮化层以-使第一氧化层暴露；然后在棚-一及的侧壁上形成包括第一氧化层和 第二氮化层的第二隔离体；以及然后在栅极以及源/漏区上形成硅化物层；然后在包括栅极、硅化物层和第二隔离体的半导体衬底上形 成层间介电薄膜；然后形成透过层间介电薄膜延伸并且电连接到栅 才及、4册电才及以及源/漏区的4妾触插塞(contact plug )。
图1到图11示出了根据具体实施方式
制造闪速存储器件的方法。
具体实施方式
如图l所示，在具有单元区域(cell region)或区以及周边区域 (peri region)或区的半导体衬底10上和/或上方形成4册电极18和 冲册才及20。在单元区中，可以形成包才舌第一栅4及氧化膜(氧化物薄月莫) 11、浮4册12、介电薄膜14以及控制才册才及16的棚4及20。在周边区 中，形成第二棚-极氧化膜17以及栅电极18。浮栅12、控制电极16 和栅电极18可以由多晶硅制成。可以形成用于使浮栅12与控制栅 极16绝缘的具有氧化物-氮化物-氧化物(ONO)结构的介电薄膜 14。当4空制电才及16用于^l夸偏压i:敫发电子(bias voltage exciting electron)施加到在其下方形成的浮4册12以充电或释方文该电子时， 浮栅12可以用于存储数据。如图2所示，然后可在包括栅极20和栅电极18的半导体衬 底10上和/或上方形成隔离体薄力莫34。可以通过顺序地堆叠第一氧化膜30和第一氮化膜(氮化物薄膜)32形成隔离体薄膜34。第一 氧化膜30可以由原石圭酸四乙酯(TEOS)形成并具有范围在IOOA 到300A之间的厚度。第一氮化膜32可由氮化硅(SiN)形成并具 有范围在500A到800A之间的厚度。如图3所示，然后可4吏在双层结构中形成的隔离体月莫34经受 蚀刻处理从而在栅极20和栅电极18的侧壁上形成由第一氧化膜图 案39和第一氮化膜图案38组成的第一隔离体。例如，可以形成直 接紧靠(against)在栅极20和栅电极18的侧壁并且也在半导体衬 底10上和/或上方的第一氧化薄膜图案39。在第一氧化膜图案39 上和/或上方可以形成第一氮4匕膜图案38。如图4所示，然后利用第一氮化膜图案38作为掩膜进行离子 注入过程以形成作为半导体衬底10中的高浓度杂质区或区域的源/ 漏区42。如图5所示，然后可在实施离子注入过程之后除去第一氮化膜 图案38。可通过实施湿法蚀刻过程来除去第一氮化膜图案38。湿 法蚀刻工艺可以包括磷酸(H3P04)。在形成层间介电薄膜之前，除 去第一氮化膜图案38 4吏得充分地保护(secure)单元区中形成的冲册 极20之间的空间间隔成为可能。因此，当顺序地形成层间介电薄 月莫时，可以防止产生空隙并且可以充分i也4呆护用于形成之后4妻触的 处理边缘(process margin )。此夕卜，根据除去的第一氮化膜图案38 的厚度，可以减小栅极20之间的空间间隔，从而可以提高器件集 成度。如图6所示，然后在包括单元区中的斥册极20和周边区中的栅 电极18的半导体衬底10上和/或上方形成第二氮化膜50。第二氮 化膜50可以由氮化硅(SiN )制成并且具有范围在70A到200A之 间的厚度。第二氮化膜50可以用于防止产生由随后通过自对准石圭化物(salicide )处理在第一氧4匕月莫图案39上和/上方形成自对准多 晶硅化物导致的异常器件性能。由于在除去第一氮化膜图案38的 过程中，对于控制想要保持的氮化物膜的预定量还存在工艺限制 (process limit),所以在随后的处理中进4亍再沉积是更稳定可靠的 方法。如图7所示，可以在第二氮化力莫50上和/或上方形成第二氧化 膜55。第二氧化膜55可以由TEOS制成并且具有范围在360A到 440A之间的厚度。如图8所示，然后可以在第二氧化膜55和第二氮化膜50上进 行蚀刻过程，从而形成由紧靠(against)栅极20和栅电极18侧壁 的第一氧化膜图案39和第二氮化膜图案52组成的第二隔离体54。 在蚀刻过程中，在棚-才及20、 4册电才及18和源/漏区42上和/或上方形 成的部分第二氮化膜50和全部第二氧化膜55 ^皮除去。^口图9所示，然后可3夸石圭4匕物形成金属(silicide-forming metal) 57沉积在包括单元区中形成的栅极20、周边区中形成的栅电极18、 隔离体54和第一氧化膜图案39的半导体衬底10上和/或上方。石圭 化物形成金属57可以由钴(Co)制成。如图10所示，然后可以在半导体4于底10上和/或上方实施退火 过程以诱发硅和金属之间的反应，从而分别在4册极20、栅电极18 和源/漏区42的最上表面上和/或上方同时形成金属石圭化物层59。经 过该退火过程，可以仅在金属接触硅和多晶硅区域中形成金属硅化 物层59。结果，由于金属和硅化物之间的反应被阻断，在其他区域 不会形成金属硅化物层59。在栅极20、栅电极18和源/漏区42上 同时形成金属石圭化物层59后，可通过选择性蚀刻过程除去没有与 硅和多晶硅反应的硅化物形成金属57。如图11所示，然后可以在包括单元区中形成的棚4及20、周边 区中形成的栅电极18、隔离体54、第一氧化膜图案39和金属硅化 物层59的半导体衬底10上和/或上方形成层间介电薄力莫60。层间 介电薄膜60可以是金属前介电(PMD)薄膜并且可由磷硅酸玻璃 (PSG)、硼石辟石圭玻璃(BPSG)和未掺杂的石圭玻璃(USG)中的至 少一种制成。根据具体实施方式
，通过除去第一氮化物膜图案38 可以^呆护棚-才及20之间足够的空间，/人而当形成层间介电薄膜60时， 栅极20之间不会产生空隙。通过对层间介电薄膜60进行选择性蚀 刻，可以在层间介电薄膜60中形成至少一个暴露金属石圭化物层59 的通孔(via hole)。然后可将由鴒(W)制成的金属层埋置于通孔 中以形成电连4妄至棚4及20和源/漏区42的4妄触插塞(contact plug )。 根据具体实施方式
，由于当形成层间介电薄膜60时不产生空隙， 所以当形成接触插塞时，由空隙造成的扩散现象没有产生。结果， 在操作过程中闪速存储器件可以具有增强的性能。此外，当形成接 触插塞时，空隙的形成也可防止形成桥。才艮据具体实施方式
，制造闪速存储器件的方法保护了 (secure) 冲册才及之间的空间，/人而防止在形成层间介电薄"莫时产生空隙。由此， 当形成冲妄触插塞时，由于除去了金属层而防止在器件之间形成桥， 使得保证闪速存储器件的可靠性以及实现器件的高集成度成为可 能。尽管通过多个示例性的具体实施方式
已经描述了多种具体实 施方式，但是应该理解，本领域技术人员可以想到多种其他修改和具体实施方式
都将落入本公开的原则的精神和范围内。更具体地， 在本说明书、附图、以及所附权利要求的范围内，可以在主题结合 安排的组成部分和/或安排方面进行各种修改和改变。除了组成部分 和/或安排方面的修改和改变以外，可替代地应用对本领域技术人员 来说同样是显而易见的。
权利要求
1.一种方法，包括在半导体衬底上形成栅极；然后在所述半导体衬底上顺序地堆叠第一介电薄膜和第二介电薄膜；然后通过进行第一蚀刻过程在所述栅极的侧壁上形成包括第一介电薄膜图案和第二介电薄膜图案的第一隔离体；然后在所述半导体衬底中形成源区和漏区；然后除去所述第二介电薄膜；然后在所述半导体衬底上顺序地堆叠第三介电薄膜和第四介电薄膜；然后通过进行第二蚀刻过程在所述栅极的所述侧壁上形成包括第一介电图案和第三介电图案的第二隔离体；然后在包括所述栅极和所述第二隔离体的所述半导体衬底上形成层间介电薄膜。
2. 根据权利要求1所述的方法，其中，除去所述第二介电图案包 括通过进行湿法蚀刻过程以除去所述第二介电薄膜图案。
3. 根据权利要求2所述的方法，其中，使用磷酸(H3P04)作为 蚀刻溶液来实施所述湿法蚀刻过程。
4. 根据权利要求1所述方法，其中，所述第一和第四介电薄膜包 括氧化物薄膜而所述第二和第三介电薄膜包括氮化物薄膜。
5. 根据权利要求4所述方法，其中，所述氧化物薄膜包括TEOS， 而所述氮化物薄力莫包括SiN。
6. 根据权利要求1所述的方法，其中，顺序地堆叠所述第一介电 薄膜和所述第二介电薄膜包括顺序地形成具有厚度范围在IOOA到300A之间的所述第 一介电薄膜和具有厚度范围在500A到800A之间的所述第二 介电薄月莫。
7. 根据权利要求1所述的方法，其中，顺序地堆叠所述第三介电 薄膜和所述第四介电薄膜包括形成具有厚度范围在70A到200A之间的所述第三介电 薄膜和具有厚度范围在360A到440A之间的所述第四介电薄 膜。
8. 根据权利要求1所述的方法，其中，形成所述第二隔离体包括实施除去部分所述第三介电薄膜和所述全部第四介电薄 膜的所述第二蚀刻过程。
9. 根据权利要求1所述的方法，其中，形成所述栅极包括在所述 半导体衬底上顺序地堆叠栅极氧化物薄膜、浮栅、介电薄膜以及控制栅极。
10. 根据权利要求1所述的方法，进一步包括，在形成所述第二隔 离体之后和形成所述层间介电薄膜之前在包括所述栅4及和所述第二隔离体的所述半导体村底上 形成金属层；然后述源/漏区上形成石圭化物层。
11. 根据权利要求IO所述的方法，其中，所述金属层包括钴。
12. —种方法，包4舌在半导体衬底的单元区中形成多个栅-才及并且在所述半导 体衬底的周边区中形成一4册电才及；然后在所述才册极和所述栅电极侧壁上形成包括第一介电层和 第二介电层的第一隔离体；然后在所述半导体衬底中形成源/漏区；然后除去所述第二介电层以暴露所述第一介电层；然后在所述斥册才及和所述4册电才及的所述侧壁上形成包^"所述第 一介电层和第三介电层的第二隔离体。
13. 根据权利要求12所述的方法，其中，形成所述第一隔离体包 括在所述半导体衬底的所述最上表面上形成紧靠所述栅极 和所述4册电才及侧壁的所述第一介电薄力莫；然后在所述第一介电薄膜上形成所述第二介电薄膜；然后在所述第一介电薄膜和所述第二介电薄膜上实施第一蚀 刻过程。
14. 根据权利要求12所述的方法，其中，形成所述第二隔离体包 括在所述第一介电薄膜上形成所述第三介电薄膜；然后在所述第三介电薄膜上形成第四介电薄膜；然后在所述第三介电薄膜和所述第四介电薄膜上实施第二蚀 刻过程。
15. 才艮据4又利要求14所述的方法，其中，实施所述第二蚀刻过程 包括除去部分所述第三介电薄膜和所述全部第四介电薄膜。
16. 才艮据权利要求12所述的方法，进一步包括，在形成所述第二 隔离体后在所述栅极、所述栅电极和所述源/漏区上形成娃化物层；然后在包4舌所述4册4及、所述4册电才及、所述石圭4t物层和所述第 二隔离体的所述半导体衬底上形成层间介电薄膜；然后形成延伸穿过所述层间介电薄膜并且电连接至所述棚-极、所述栅电极以及所述源/漏区的接触插塞。
17. 根据权利要求16所述的方法，其中，形成所述硅化物层包括在包括所述栅极、所述栅电极和所述第二隔离体的所述 半导体衬底上形成第一金属层；然后在所述半导体衬底上实施退火过程。
18. 根据权利要求17所述的方法，其中，形成所述接触插塞包括在暴露所述硅化物层的所述层间介电薄膜中形成通孔；然后在所述通孔中形成第二金属层。
19. 根据权利要求18所述的方法，其中，所述第一金属层包括钴， 而所述第二金属层包括鴒。
20. —种方法，包4舌在半导体衬底上形成间隔的棚-才及；然后在所述冲册极侧壁上形成包括第 一 氧化层和第 一 氮化层的 第一隔离体；然后在所述半导体衬底中形成源/漏区；然后除去所述第一氮化层以暴露所述第一氧化层；然后在所述4册极的所述侧壁上形成包括所述第一氧化层和第 二氮化层的第二隔离体；然后在所述棚4及和所述源/漏区上形成石圭化物层；然后在包括所述棚4及、所述石圭化物层和所述第二隔离体的所 述半导体衬底上形成层间介电薄膜；然后形成延伸穿过所述层间介电薄膜且电连接至所述栅才及、 所述栅电极以及所述源/漏区的接触插塞。
全文摘要
一种制造闪速存储器件的方法，其防止在形成层间介电薄膜时产生空隙。该方法可以包括在半导体衬底上形成栅极，然后在该半导体衬底上顺序地堆叠第一介电薄膜和第二介电薄膜，然后通过进行第一蚀刻过程在所述栅极侧壁上形成包括第一介电薄膜图案和第二介电薄膜图案的第一隔离体，然后在该半导体衬底中形成源区和漏区，然后去除该第二介电薄膜，然后在该半导体衬底上顺序地堆叠第三电质薄膜和第四介电薄膜，然后通过进行第二蚀刻过程在栅极侧壁上形成包括第一介质图案和第三介质图案的第二隔离体，然后在包括栅极和第二隔离体的半导体衬底上形成层间介电薄膜。
文档编号H01L21/768GK101335246SQ20081012781
公开日2008年12月31日 申请日期2008年6月25日 优先权日2007年6月26日
发明者任贤珠 申请人:东部高科股份有限公司