专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及使用具有电荷积累层和控制栅的存储晶体管的可电 改写的非易失性半导体存储器件(EEPROM)及其制造方法。
背景技术：
众所周知，具有MOS晶体管结构的EEPROM的存储单元具有 在栅部的电荷积累层和控制栅并使用隧道电流将电荷注入电荷积累层 和将电荷从电荷积累层中释放。该存储单元存储因电荷积累层的电荷 积累状态不同所导致的阈值电压的差，作为数据"0"和"1"。例如为了 将电子注入至作为电荷积累层的浮栅中，源和漏扩散层以及衬底被接 地以对控制栅施加高的正电压。此时，电子由隧道电流从衬底一侧注 入至浮栅中。因为电子的注入，存储单元的阈值电压移向正电压方向。 为了将浮栅中的电子释放，控制栅被接地以对源和漏扩散层或者衬底 施加高的正电压。此时，电子由隧道电流从浮栅释放至衬底一侧。由 于电子的释放，存储单元的阔值电压移向负电压方向。
随着近来信息化社会的显著发展和数字化，在上述非易失性半导 体存储器件的微型化和大容量化方面进步很快，但是由于微型化所带 来的诸如短沟道效应和单元间串扰效应等问题，产品开发逐渐变得困难。短沟道效应是最严重的问题之一，它引起例如开关比的恶化，导 致存储器性能显著降低。
鉴于这些问题，为了通过微型化获得高密度同时抑制短沟道效 应，提出了一种单元构造，其中垂直于衬底的柱状沟道由浮栅和控制
栅包围(参照JP A 4-79369 (公开))。
但是，在上述专利文献的单元结构中，为了提高控制栅和浮栅之 间的电容耦合，控制栅和浮栅从沟道看去是互相层叠的，在这样的阵 列结构中，单元之间的距离优选与单元自身的尺寸相同，以充分提高 单元的密度。然而当采用实际应用的尺寸，例如45nm或者更小的单 元尺寸和单元间距时，目前很难在极窄的区域内产生所提出的结构。
另外，在上述专利文献的提出的结构中，需要对单个单元使用共 用的源和漏。但是，当采用此结构时，有要被读出的单元的等效电阻 因其他电连接着的单元的信息(无论"O"或"l，，)而变化，当某一实际 数量(例如几百个或者几千个)的单元连接至一根字线时很难读出的 问题。在此情况下，如果减少要连接至字线的单元数量，由例如外围 电路所占据的区域会很大，使得不能增加单位面积的容量。
发明内容
如上所述，为了获得EEPROM的微型化和高容量化并有效抑制 短沟道效应，存在诸如制造困难或者难以增加容量的问题。因此，期 望在有效抑制短沟道效应的同时获得易于制造并能够增大容量的半导 体非易失性存储器件。
根据本发明的第 一方面，提供了 一种非易失性半导体存储器件，
包含
半导体衬底；
以矩阵状形成于上述半导体衬底上的多个半导体柱； 在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体 衬底上的、作为字线的多个第一传导区域；
分别形成于上述多个半导体柱的顶上的多个第二传导区域；沿行方向与上述多个第二传导区域相连接的多个位线； 分别形成在上述第一和第二传导区域之间的上述多个半导体柱
上的、与上述第一和第二传导区域相接触的多个沟道区域；
在通过上述半导体衬底上方的第一绝缘膜连续形成的、在上述多 个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的
多个第三传导区域；以及
分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述 多个第三传导区域的位置上形成的多个电荷积累区域。
在上述非易失性半导体存储器件中，上述多个第二传导区域和上 述多个沟道区域由P型硅制成；并由在上述多个第二传导区域和上述 多个沟道区域之间形成的i型硅层和n型硅层形成了 pin二极管。
根据本发明的第二方面，提供了 一种制造非易失性半导体存储器 件的方法，包括以下步骤
在半导体衬底上散布覆盖有绝缘膜的半导体微粒；
在上述半导体衬底上生长与上述半导体衬底形成肖特基接触、并 将上述半导体微粒嵌入在其中的传导层；
有选择地挖掘上述半导体衬底的表面，形成沿平行于位线方向排 列的多个半导体板，在上述多个半导体板之间的空间里嵌入第 一绝缘 膜；
沿平行于与位线相交的字线方向设置多个平行凹槽，将上述半导 体板加工成多个半导体柱；
向上述多个平行凹槽的底部注入杂质以形成多个字线； 通过第二绝缘膜在上述传导层下方的多个平行凹槽中形成控制
栅线；
在上述多个平行凹槽中嵌入第三绝缘膜以将其表面形成为平坦 的表面；并且
沿位线方向连接保留在上述多个半导体柱的顶端的上述传导层 以在上述平坦表面上形成多个位线。
图l为本发明的第一实施方式的非易失性半导体存储器件的平面
示意图2为第一实施方式的非易失性半导体存储器沿图1中的II-II 线的剖面图3A至3C用于解释第一实施方式的工作原理的示意图，其中 图3A是结构示意图，图3B和3C以能带图表示在所述结构中电流流 动的难易度；
图4为根据对本发明的第一实施方式的一种修改的非易失性半导 体存储器的剖面示意图5A和5B用于解释第一实施方式中制造半导体存储器件工序 的示意图，其中图5B为平面图，图5A为沿图5B的5A-5A线剖面图6A和6B为用于解释紧接图5A和5B的工序的示意图，其中 图6B为平面视图，图6A为沿图6B的6A-6A线的剖面图7为用于解释紧接图6A和6B的工序的剖面图8A和8B为用于解释紧接图7的工序的示意图，其中图8B为 平面^L图，图8A为沿图8B的8A-8A线的剖面图9为用于解释紧接图8A和8B的工序的示意图IOA和IOB为用于解释紧接图9的工序的示意图，其中图10B 为平面浮见图，图IOA为沿图10B的IOA-IOA线的剖面图IIA和IIB用于解释紧接图IOA和10B的工序的示意图，其 中图IIB为平面坤见图，图IIA为沿图IIB的11A-11A线的剖面图12为本发明的第二实施方式的非易失性半导体存储器件的剖 面示意图13是关于第三实施方式的原理结构示意图，其中本发明的半 导体存储器件形成为多层次。
具体实施方式
本发明的实施方式中的非易失性半导体存储器件采用了柱状沟 道，因此即使获得了微型化和高容量化，被缩放的不是沟道长度而是 沟道截面积。这意味着对短沟道效应的抗耐性随着进一步微型化而更 加提高，这样可以根本解决在高密度和短沟道效应之间的折中。
浮栅和控制栅从沟道角度看成平行排列，使得制造远比其层叠时
容易。另外，由于读动作不是通过MOS结构的表面沟道电阻进行， 而是通过二极管的电阻变化进行的，即使大量单元连接至同一字线也 不会难以读出。
如上所述，根据本发明的实施方式，可以获得易于制造且可以在 有效抑制短沟道效应的同时提高容量的半导体非易失性存储器件。
下面结合
根据本发明的实施方式。请注意本实施方式并 不限定本发明。在随后的实施方式中，p型半导体器件可以替代为n 型半导体，n型半导体器件可以替代为p型半导体。
第一实施方式
在第一实施方式中，使用p型硅衬底作为半导体衬底。如图l所 示，在p型硅衬底l上形成由栅格状凹槽分开的多个柱状硅层(半导 体柱)2 (2a~2c)并作为沟道区域。另外，在作为漏极的金属层(第 二传导区域)3 (3a~3c)上形成接触层4 (4a~4c)并被连接至位线 9(9a~9e)。位线9被连接至多个位单元列，并在阵列的两端与位线 接触10 (10a~10e)相连接。
金属层3和沟道区域2形成为肖特基接触，因此金属层3使用诸 如NiSi或CoSi的所谓中间能隙金属(midgap metal)(当接触沟道 区域时，金属的费米能级在形成沟道区域的半导体能带中间附近)。
作为公共源极的第一n+型杂质区域(第一传导区域)6 (6a~6f) 形成于柱状硅层2的底面上。该区域与连接至相同字线6的单元电连 接，进而分别与各字线的独立的字线接触7 (7a~7f)相连接。
另外，由n+型硅或者金属构成的控制栅5 (5a 5f)(第三传导 区域)形成于字线的顶上，使得单元列插入其间，并分别根据各个字线连接至独立的控制栅接触8 (8a~8e)。
由导体构成的浮栅(第四传导区域)12 (12a~12c)通过第一绝 缘膜11 ( lla ~ lie )形成于柱状硅层2和金属层3之间。进而将第二 绝缘膜13 ( 13a ~ 13d )分别嵌入至各柱状硅层之间。
在本实施方式中，浮栅的截面为圆形，但并不限于圆形，还可以 是方形。另外，浮栅的位置应该被设置为，使整个浮栅在硅柱2或者 金属层3内，浮栅的下端比控制栅5的上端高，且该下端至少存在于 硅柱中。
另外，在工作时柱状硅层2必须完全耗尽。为此，沟道宽度W 只需等于或者小于控制栅5的高度H的一半。具体地，W的实际范围 只需为15nm或更小。
在本实施方式中，浮栅12中的电荷4皮用作信息"0"或者"1"。应 该理解的是，不仅可以使用二值信息"0，，和"1"，还可以使用多值信息。 另外，交替地在字线6和控制栅5上形成接触，这样设计是为了减少 电压降但并非必须使用这种方式。
本实施方式的读写以及擦除信息的动作按如下进行。 〔读〕
例如，当期望读取具有浮栅12b的单元时，对控制栅5b和5c施 加正偏置。然后在沟道层2b中(同一半导体柱中的沟道)产生n型 反型层。同时，对其他控制栅施加负偏置，从而在沟道中产生积累层。 此时，选择偏置条件以使半导体柱2a和2c中不产生反型层。
接下来，将所有源电极接地并对位线9b施加负偏置，以使只具 有12b的沟道成正向偏置状态的肖特基二极管。此时，该肖特基二极 管的电流/电压特性受到浮栅中电荷的很大影响。即，当在浮栅中存储 正电荷时流过大电流，而存储负电荷时仅流过极小电流。因此电流强 度可以作为信息来读取。
参照图3，对上述动作进行详细说明。如图3A所示，当电荷存 在于浮栅中(电荷积累区)时，会对周围的电位产生调制。当肖特基二极管如图所示由金属和半导体(本例中为n型半导体)构成时，其电 势如图3A和3B中所示取决于存在于电荷积累区的电荷为正还是负。 图3B表示存在于电荷积累区域的电荷为负的状况，图3C表示电荷为 正的情况。由于流过肖特基二极管的电流受到电势形态的很大影响， 即使对两端施加同样的负偏置，电流的量也会发生极大变化。在图3B 的情形中，电流因负电荷的存在而不易流过。当如图3C所示存在正 电荷时，电流易于流过。
〔写〕
在与读取类似的偏置条件下，如果对位线9b施加负向高偏置电 压，具有12b的沟道变成表面电荷型晶体管，其中对金属电极(漏极) 附近施加了高电场。此时，由于冲击电离在浮栅附近产生高能电子， 电子因隧道效应穿过绝缘膜而注入浮栅。
〔擦除〕
在本实施方式中，整个块被集中擦除。对所有控制栅施加正偏置 以在所有单元中形成n型反型层。如果对所有源电极施加负偏置并对 所有漏电极施加正偏置，就对金属/半导体结施加了高电场，负电荷就 会被拉出浮栅。
如上所述，在本发明中，只要是其电流/电压特性因结附近的电 势的影响而产生很大差别的两端子器件，可自由使用任意的组合。
换句话说，如图4所示，可以使用pin(nip)二极管或者pnp( npn ) 二极管来代替肖特基二极管。即，在图4中，如果21为p型半导体， 22为i型半导体，23为n型半导体，则产生一个pin二极管。另一方 面，如果21为p型半导体，22为n型半导体，23为p型半导体，就 形成一个pnp 二极管。
另外，在pin二极管的情形下，浮栅的位置需要被设为使得整个 浮栅在pin层中，浮栅的下端比控制栅5的上端高，其下端至少存在 于n层23中。在pnp二极管的情形下，浮栅的位置需要被设为使得整个浮栅在pnp层中，浮栅的下端比控制栅5的上端高，其下端至少 存在于n层22中。
此外，字线6用n+层制成，但也可以由金属制成。在此情况下， 由于n型和p型可通过控制栅的偏置与字线电连接，故可以使用一种 不同于上面方案的擦除方案。例如，如下所示的修改方案。
〔擦除的修改〕
对所有控制栅施加负偏置以在所有单元中形成p型积累层。如果 对源电极施加负偏置并对漏电极施加正偏置，就对金属/半导体结施加 了高电场，负电荷就会被拉出浮栅。
〔第一实施方式的制造方法〕
以下参照附图5A和5B~图IIA和IIB对制造如图2所示的非 易失性半导体存储器件的方法进行说明。首先如图5A、 5B中所示， 在硅衬底1上散布覆盖有氧化硅膜11的纳米硅微粒12，并外延生长 和嵌入硅，然后溅射Ni等并加热，以形成NiSi膜3作为肖特基二极 管。另外，通过例如等离子CVD法形成用作掩模部件的氮化硅膜100。 然后以已知的图案化技术沿平行于位线的方向加工上述层叠结构，并 由氧化硅101所掩埋，然后用例如CMP平坦化。
然后，如图6A、 6B所示，以已知的的图案化技术沿平行于字线 的方向将该结构图案化，从而形成作为位单元的柱状结构(截面的一 边为数十nm)，然后通过例如离子注入法形成作为字线的n+区域6。
然后，如图7所示，通过例如低压CVD (LPCVD)来淀积绝缘 膜13，并且淀积作为控制栅的掺杂了磷(P)的多晶硅膜5，然后利 用例如化学机械抛光(CMP)平坦化。
然后，如图8A和8B所示，掺杂了 P的多晶硅膜5通过例如已 知的各向异性蚀刻被加工至期望的深度，利用已知的图案化技术将不 需要的部分和焊盘(PAD)部分图案化，以形成控制栅5。
然后如图9所示，用绝缘膜13，掩埋上迷结构，并对其上部分通过例如CMP进行平坦化。然后，如图10A和10B所示，以已知的图 案化技术对每个单元中的肖特基电极3、控制栅5以及字线6开接触 孔，在接触孔中嵌入了诸如鴒等电极材料，形成例如接触4。另外， 在其上表面賊射例如铝等，并被图案化从而形成与接触4连接的位线 9，这样就容易地形成了如图IIA和11B的结构。
第二实施方式
用于积累电荷的浮栅无需按如上所述形成。图12给出了一个例 子，其中形成于硅的侧壁上的(O) NO膜的氮化物(氮化物-氧化物 的层叠膜)用作电荷积累层以代替球状浮栅。其制造比第一实施方式 简单。
尤其是，在图12中，31 (31a~31c)表示n+型硅层(漏区)， 32 (32a~32c)表示氧化硅膜，33 ( 33a ~ 33c )表示氮化硅膜。其他 部分与第一实施方式相类似，l表示p型硅衬底，2表示p型硅柱(沟 道区)，6表示n+型硅层(源区)。即，在第二实施方式中，SONOS 型非易失性半导体存储器件中的多晶栅(与5对应)和存储氮化物(对 应于33)从层叠型变成并列型。应该注意的是氮化膜33和氧化膜32 可如图12被设置于硅柱2的相对着的侧表面，或可形成为包围着硅柱 2。
在图12中氮化膜32的上端与漏区31的下端对齐，但这并非限 定如此。所需要的是氮化膜32至少部分地与沟道区域重合。
〔修改〕
在上述实施方式中的单元使用的是单晶硅，但所需要的是可以通 过本发明的动作中的浮栅中的电荷来检查二极管特性的调制，这样也 可对单元使用单晶硅或者无定型硅。在此情况下，也可以以如图13 所示的方式层叠的结构实现单元。这使得可以在不改变最小工艺尺寸 的同时显著提高单位面积的信息量。此外，如果使用如图13所示的层 次译码器111,外部端子可以仅电连接至由各层次选择线112所选择的层次的字线从而面积的增加可以最小化。另外，当使用本发明的层 次译码器lll时，层次l单独产生于单晶硅上，层次译码器lll中的 选择晶体管产生于层次1中，这样可以方便地使选择时的电压降和电 阻变化最小化。
综上所述的实施方式，根据本发明可以很容易地制造出高密度的 非易失性半导体存储器件。
对于本行业技术人员而言可以很容易得到附加的优点和修正。因
此，在更宽的范围上本发明并不限于前述的具体实施细节和代表实施 方式。相应地，在不偏离由后述权利要求及其等价物所限定的本发明 概念的精神和范围的前提下可以进行各种修改。
权利要求
1. 非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于上述半导体衬底上的多个半导体柱；在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体衬底上的、作为字线的多个第一传导区域；分别形成于上述多个半导体柱的顶上的多个第二传导区域；沿行方向与上述多个第二传导区域相连接的多个位线；分别形成在上述第一和第二传导区域之间的上述多个半导体柱上的、与上述第一和第二传导区域相接触的多个沟道区域；在通过上述半导体衬底上方的第一绝缘膜连续形成的、在上述多个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述多个第三传导区域的位置上形成的多个电荷积累区域，其中，上述多个第二传导区域和上述多个沟道区域由p型硅制成；并由在上述多个第二传导区域和上述多个沟道区域之间形成的i型硅层和n型硅层形成了pin二极管。
2. 根据权利要求1的器件，其中，上述多个电荷积累区包括绝 缘地形成在上述半导体柱中、且具有绝缘地至少形成于上述i型硅层 中的部分的第四传导区域。
3. 根据权利要求2的器件，其中，上述第四传导区域由金属或 者添加了杂质的半导体构成。
4. 包括多个层叠层的非易失性半导体存储器件，其中每个层叠 层包括如权利要求1所述的器件。
全文摘要
本发明提供一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。
文档编号H01L27/115GK101431081SQ20081017867
公开日2009年5月13日 申请日期2007年2月1日 优先权日2006年2月1日
发明者古贺淳二, 室冈贤一, 木下敦宽, 渡边浩志, 白田理一郎 申请人:株式会社东芝