专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。
背景技术：
通常，已经开发了快闪存储器以实现相关技术的可擦可编程只读存储
器(EPROM)和相关技术的电可擦可编程只读存储器(EEPROM) 二者 的优点。快闪存储器能够电编程和擦除数据，并且由于其简单的制造工艺 和小型化的芯片尺寸，所以其制造单位成^目对低。
另外，快闪存储器具有随M取存储器(RAM)的特性，即快闪存储 器是非易失性存储器，即使当没有电源时也保留其存储的数据，并且也能 够电编程和擦除系统中的信息。因此，快闪存储器经常用作代替存储卡或 便携式电子器件的硬盘的存储器件。
在该快闪存储器中，可通过注入热电子进行数据的编程。即，如果由 于源极和漏极之间的电位差而在沟道中出现热电子，那么由于控制相f极的 高电场，能量大于3.1eV(即，构成控制^t极的多晶珪和氧化物层之间的 电势垒)的热电子转移i^/v浮置栅极并且存储在浮置栅极中。
在某些设计为产生这些热电子的快闪存储器件中，热电子的产生是无 法避免的。然而，由于热电子可使得相关技术的金属氧化物硅(MOS)器 件劣化，所以如可能的话需要i殳计器件以抑制器件劣化。
在该快闪存储器中，栅极的关^A寸(CD)是在栅极图案形成期间确 定器件特性的至关重要的因素。
通常，为了形成栅极图案，在半导体衬底上形成多晶硅层，在所述多 晶硅层上形成抗Jl射层和光刻胶图案。然后，通过4吏用光刻胶图案作为掩 模图案化抗反射层和多晶硅层。
图1是说明半导体器件制造工艺的一部分的截面图。
半导体衬底10包括单元区CA、单元区CA周围的周边区PA、以及 单元区CA和周边区PA之间的界面区IA。在半导体衬底io中形成器件隔离层图案11，以限定待形成器件的有源区。
在单元区CA中形成快闪存储器件。在半导体衬底10上形成浮置栅极 13，在浮置栅极13上形成用于控制栅极的多晶硅层15。
在多晶>^ 15上依次堆叠硬掩模层17、抗反射层19和光刻胶图案20， 以通过使用光刻胶图案20作为掩模图案化多晶硅层15来形成控制栅极。
然而，由于浮置栅极13仅形成在单元区CA中，所以在单元区和界面 区之间存在高度差。因此，发生变薄现象，其中抗反射层19在单元区CA 中随着从中心接近边缘而变薄。
抗反射层19的光反射率受变薄现象的影响，并且在图案化多晶硅层 15以形成控制栅极的光刻工艺期间在单元区的边缘处变化(由于抗反射层 19的厚度变化)。因此，光刻胶图案20的CD减小。
如果光刻胶图案20的CD减小，那么光刻胶图案20可能坍塌，并且 可能形成缺陷的存储器件，或者其可阻碍控制^f极CD的均匀调节。这些 限制直接并显著地影响晶片良品率，并且还可劣化器件可靠性。
发明内容
一些实施方案提供半导体器件及其制造方法，该半导体器件通过在用 于形成控制栅极的光刻工艺期间防止抗反射层的变薄现象能够获得期望 或者预定的工艺容限。
在一个实施方案中，半导体器件包括在半导体衬底的单元区中的浮 置栅极图案；从所述浮置栅极图案延伸至所述单元区周围的界面区的虚拟 浮置栅极图案；和在所述半导体衬底的单元区中与所述浮置栅极图案交叉 的控制栅极图案。
在另一个实施方案中，制造半导体器件的方法包括形成浮置栅极图 案和虛拟浮置栅极图案，所述浮置栅极图案在半导体村底的单元区中，所 述虚拟浮置栅极图案从所述浮置栅极图案延伸至所述单元区周围的界面 区；和在所述半导体衬底的单元区中形成控制栅极图案，所述控制栅极图 案与所述浮置栅极图案交叉。
在另一个实施方案中，半导体器件包括在半导体衬底的单元区中在
5笫一方向伸长的浮置相f极图案；在所述半导体衬底的单元区中处于与所述 第一方向垂直的第二方向的与所述浮置栅极图案交叉的控制栅极图案；和 在所述第二方向上在所述单元区周围的界面区上的并与所述浮置栅极图 案的一个末端间隔开的虚拟浮置栅极图案。
在另一个实施方案中，制造半导体器件的方法包括形成浮置栅极图 案和虛拟浮置栅极图案，所述浮置栅极图案在半导体衬底的单元区中，所 述虚拟浮置栅极图案在所述单元区周围的界面区域中在垂直于所述浮置 栅极图案的长度方向的方向上间隔开；和在半导体衬底的单元区中形成控 制栅极图案，所述控制栅极图案与所述浮置栅极图案交叉。
根据一个实施方案，在本公开的器件中，通过使浮置栅 /伸至界面 区或在光刻(例如，用于控制朝f极的形成)期间形成分离的虚拟初f极图案 来防止变薄现象。因此，在光刻工艺中获得的工艺容限使得器件良品率增 加并且在晶片或芯片上形成的缺陷器件的比例减小.
根据另一个实施方案，由于在半导体器件制造工艺期间控制栅极的CD 是均一的，所以可改善器件性能。
在附图和以下的描述中阐述一个或更多个实施方案的细节。W3兑明书 和附图以及从权利要求中明显可知其它特征。
图l是说明相关技术半导体器件制造工艺的一部分的横截面图。
图2是说明根据本发明一个实施方案的半导体器件的一部分的平面图。
图3是沿着图2的线I-I，截取的横截面图。
图4是说明根据本发明一个实施方案的控制栅极图案制造工艺的横截 面图.
图5是说明根据本发明一个实施方案的半导体器件的一部分的平面图。
图6是沿图5的线II-II'截取的横截面图。
图7是说明根据本发明一个实施方案的控制栅极图案形成工艺的横截面图。
具体实施例方式
以下，将参考附图详细描述根据一些实施方案的制造半导体器件的方 法。以下，构件是选择性的或者彼此可互换使用。在附图中，对每个元件 的尺度进行放大以清楚地说明，每个元件的尺度可不同于每个元件的实际 尺度。并非必须包括在附图中说明的所有元件并且限于本公开，而是可加
入或者删除除了本^s开的必要特征以外的元件。在实施方案的描述中，应
理解当层(或膜)、区域、图案或者结构称为在另一个衬底、层(或膜)、 区域、垫或图案'上/之上/上方，时，其可以直接在另一个衬底、层(或膜)、 区域、垫或图案上，或也可存在插入的层(或膜)、区域、垫、图案或结 构。此外，应理解当层(或膜)、区域、图案或者结构称为在另一个衬底、 层(或膜)、区域、垫或图案'下/之下/下方，时，其可以直接在另一个衬底、 层(或膜)、区域、垫或图案下，或也可存在插入的层(或膜)、区域、垫、 图案或结构。类似的含义可适用于术语"上部"和"下部"(例如，可在上部 和下部的层之间、之上、上方或者之下存在其它的层、膜、垫、图案或其 它结构)。因此，术语的含义才艮据一些实施方案的精神和范围确定。
以下本发明一些实施方案的描述可不提供相关的和/或已知的结构或 功能的详述。本领域技术人员无需这些细节即可实施本公开的器件和方 法。
本发明的一些实施方案包括快闪存储器件。所述快闪存储器件可包括 浮置栅极和控制栅极。
图2是说明根据一个实施方案的半导体器件的一部分的顶视图。图3 是沿着图2的线I-I，截取的横截面图。
如图2和3所示，在半导体衬底100上限定其上形成器件的单元区 CA、单元区CA周围的周边区PA、以及在单元区CA和周边区PA之间 的界面区IA。
在半导体衬底100中形成器件隔离层图案101以使得单元区CA的器 件绝缘并限定在器件之下的单元区CA中的有源区。器件隔离层图案101 也可形成在半导M底100的界面区IA上。
在单元区CA中，浮置栅极图案110和控制栅极图案120彼此交叉以形成单位单元，在浮置栅极图案110和控制栅极图案120之间存在介电层 (未显示)。介电层可包括氧化物-氮化物-氧化物(ONO)层。
在单元区CA中形成的浮置栅极图案110可延伸至界面区IA以形成虚 拟浮置栅极图案U0a。虚拟浮置栅极图案110a可从单元区CA延伸到界 面区IA中预定距离(例如，0.13 pm至1.56 jim)。
在形成控制^t极图案120的工艺期间，由于虚拟浮置栅极图案110a朝 向界面区IA延伸以减小单元区CA和界面区IA之间的高度差，所以控制 栅极图案120的CD相对均一。
图4是说明半导体器件制造工艺中控制栅极图案制造工艺的横截面图。
如图4所示，在半导体村底100上形成在单元区CA中形成的浮置 栅极图案110和从浮置栅极图案110延伸到界面区IA中的虛拟浮置栅极图 案U0a。
浮置栅极图案110和虚拟浮置栅极图案110a可具有约500A ~约2500A 的厚度。
在浮置^fr极图案110和虛拟浮置栅极图案110a上形成介电层(例如， 二氧化珪、氮化硅、氮氧化珪、氧化珪/氮化珪/氧化硅[ONO、A10xNy、 A1203、 Ta2Os、 Zr02、 Hf02、 Ti02或BaSrTi03 )。
在具有浮置栅极图案110和虚拟浮置栅极图案110a的半导体村底100 的整个表面上形成多晶硅层120a (用于控制栅极)。多晶硅层120a可通过 低压化学气相沉积(LP-CVD)沉积在半导体衬底100上。多晶硅层120a 可具有500A ~ 2500A的厚度。
在多晶硅层120a上形成硬掩模层181。硬掩模层181用于在光刻期间 获得蚀刻容限和用于形成具有细小线宽的控制栅极图案120。
硬掩模层181可包括氧化硅(Si02)层、氮化硅(SiN)层和氮氧化珪 (SiON)层中的至少一种。硬掩模层181可具有500A至2000A的厚度。
在硬掩模层181上形成抗反射层183。抗反射层183用于通过在光刻 期间减少表面反射来同时增加光强度和除去散射光(由于反射光引起)， 在抗反射层183上方形成光刻胶图案185之后实施所述光刻。抗反射层183 允许光刻胶图案185的更小和更均一的CD以及特征。抗反射层183可具有200A至IOOOA的厚度。抗反射层183可包括有 机层(例如，聚环氧乙烷)或无机层(例如，二氧化硅、氮化硅、氮氧化 硅、氧化^/氮化凑氧化硅[ON01、 A10xNy、 A1203、 Ta2Os、 Zr02、 Hf02、 Ti02或BaSrTi。3 )。
抗反射层183在单元区CA的边缘处具有均一厚度。虛拟浮置栅极图 案110a延伸到界面区IA中，使得减少或者防止在常规器件中可由单元区 和界面区之间显著的高度差异所引起的缺陷涂敷。即使在界面区IA中发 生变薄现象，其也不影响单元区CA中的抗>^射层183。因此，可在单元 区CA中形成具有极好品质的器件。
在抗反射层183上形成光刻胶层，选择性地曝光并显影以形成光刻胶 图案185。光刻胶图案185形成在单元区CA中，在单元区CA中抗反射 层183的厚度均一。因此，光刻胶图案185的CD可以是均一的。
因此，当使用光刻胶图案185作为掩模蚀刻抗反射层183、硬掩模层 181以及多晶硅层120a时，控制栅极图案120的CD变得均一使得器件性 能得到改善并且可实现可靠性。此外，提高了晶片良品率。
图5是说明根据本发明一个实施方案的半导体器件的一部分的顶视 图。图6是沿图5的线II-ir截取的截面图。
如图5和6所示，在半导体衬底200上限定其上形成器件的单元区 CA、单元区CA周围的周边区PA、以及在单元区CA和周边区PA之间 的界面区IA。
在半导体衬底200中形成器件隔离层图案201以4吏得单元区CA的器 件绝缘并且限定器件之下的有源区。器件隔离层图案201也可形成在半导 体衬底100的界面区IA上。
在单元区CA中，浮置栅极图案210和控制栅极图案220彼此交叉以 形成单位单元，在浮置栅极图案210和控制栅极图案220之间存在介电层 (未显示)。介电层可包括氧化物-氮化物-氧化物(ONO)层。
在界面区IA中在垂直于单元区CA中的浮置栅极图案210的长度方向 的方向上可形成虚拟浮置^H极图案210a。虚拟浮置棚-极图案210a可以以 与控制栅极图案220的长度方向平行的方向形成。虚拟浮置栅极图案210a 的长度可等于控制栅极图案220的长度。虚拟浮置初f极图案210a可以与单元区CA的浮置栅极图案210间隔 开，并且虛拟浮置栅极图案210a和浮置栅极图案210之间的间隔区域211 可具有预定宽度(例如，从单元区CA的边界至虚拟浮置栅极图案210a 为0.13|iim至1.56pm )。虚拟浮置^h极图案210a也可具有预定宽度(例如， 0.13pm至1.56jim )。
在形成控制栅极图案220的工艺期间，由于在界面区IA中的虛拟浮置 栅极图案210a可与浮置栅极图案210间隔开，所以抗反射层283可形成为 具有均一的厚度。因此，控制栅极图案220可形成为具有相对均一的CD。
图7是说明控制栅极图案形成工艺的横截面图。如图7所示，浮置栅 极图案210在半导体衬底200的单元区CA中是平行的。
在界面区IA中在垂直于浮置栅极图案210的长度方向的方向上形成虚 拟浮置栅极图案210a。虚拟浮置相t极图案210a可以与浮置栅极图案210 的边缘间隔开预定距离。虛拟浮置栅极图案210a和浮置栅极图案210的边 缘之间的间隔距离可以是0.13nm至1.56pm。虚拟浮置栅极图案210a可 具有预定宽度(例如，0.13pm至1.56pm )。
浮置朝f极图案210和虚拟浮置栅极图案210a的厚度可基本上相同(例 如，约500A至约2500A)。
在浮置栅极图案210和虚拟浮置栅极图案210a上形成介电层(例如， 二氧化硅、氮化硅、氮氧化硅、氧化硅/氮化^氧化硅[ONO、A10xNy、 A1203、 Ta2Os、 Zr02、 Hf02、 Ti02或BaSrTi03 )。
在其上形成有浮置栅极图案210和虚拟浮置栅极图案210a的半导体村 底200的整个表面上可形成多晶硅层220a(用于控制栅极)。多晶硅层220a 通过LP-CVD沉积在半导体衬底100上。多晶桂层220a可具有500A~ 2500A的厚度。
多晶硅层220a可具有形成在浮置^t极图案210和虚拟浮置桶f极图案 210a之间的间隔区域211上的凹陷部分。
在多晶硅层220a上形成硬掩模层281。硬掩模层281用于在光刻期间 获得蚀刻容限和用于形成图6的具有细小线宽的控制相f极图案220。
硬掩模层281可随着浮置栅极图案210和虚拟浮置栅极图案210a之间 的多晶硅层220a的凹陷部分而具有凹陷部分。
10硬掩模层281可包括氧化硅(Si02)层、氮化硅(SiN)层和氮氧化硅 (SiON)层中的至少一种。硬掩模层281可具有500A至2000A的厚度。
在硬掩#^ 281上可形成抗反射层283。抗反射层283用于在光刻期 间通过减小表面反射来同时增加光强度和移除或者减少散射光(由于反射 光引起)，可以在抗反射层283上形成光刻胶图案285之后实施所述光刻。 因此，通过曝光和显影形成的光刻胶图案285的特征可更窄并且更均一。
抗反射层283可具有200A至1000A的厚度。抗反射层283可包括有 机层(例如，聚环氧乙烷)或无机层(例如，二氧化硅、氮化硅、氮氧化 硅、氧化^/氮化^/氧化硅[ONO、A10xNy、 A1203、 Ta205、 ZrO" HfO" Ti02或BaSrTi03)。当抗反射层283是有机层时，通过旋涂法在硬掩模层 上涂敷有树料。
由于由浮置栅极图案210和虚拟浮置桶f极图案210a之间的间隔区域 211所导致的高度差，所以当涂敷抗反射层283的材料时，材料i^v弯曲 部分并且因此作为填料以防止抗反射层283的厚度在单元区CA的边缘处 发生变化。
由于上述结构，所以在单元区CA的边缘形成具有相对均一厚度的抗 反射层283。因此，在单元区CA中可形成高品质器件。
在抗^^射层283上形成光刻胶层，选择性曝光和显影以形成光刻胶图 案285。光刻胶图案285形成在单元区CA中，在单元区CA中抗反射层 283的厚度相对均一。因此，光刻胶图案285的CD可以是均一的。
因此，当使用光刻胶图案285作为掩模蚀刻抗反射层283、硬掩模层 281以及多晶硅层220a时，控制栅极图案220的CD可以相对均一，使得 器件性能得到改善并且可实现可靠性。此外，提高晶片良品率。
尽管已经参考多个说明性实施方案描述了一些实施方案，但是应理解 本领域技术人员可设计4艮多其它的改变和实施方案，这也在本公开原理的 精神和范围内。更具体地，在公开、附图和所附权利要求的范围内，在本 发明组合布置的构件和/或布置中可能有各种变化和改变。除了构件和/或 布置的变化和改变之外，对本领域技术人员而言，可替代的用途也是明显 的。
ii
权利要求
1. 一种半导体器件，包括在半导体衬底的单元区中的浮置栅极图案；从所述浮置栅极图案延伸到所述单元区周围的界面区中的虚拟浮置栅极图案；和在所述半导体衬底的所述单元区中与所述浮置栅极图案交叉的控制栅极图案。
2. 根据权利要求1所述的半导体器件，还包括在所述单元区和所述界面 区中的器件隔离层图案。
3. 根据权利要求1所述的半导体器件，其中所述虚拟浮置栅极图案在所 述器件隔离层图案上。
4. 根据权利要求1所述的半导体器件，还包括在所述浮置栅极图案和所 述虚拟浮置栅极图案上的介电层。
5. 根据权利要求1所述的半导体器件，其中所述浮置栅极图案和所述虚 拟浮置栅极图案是同一层的部分。
6. —种制造半导体器件的方法，所述方法包括 在半导体衬底的单元区中形成浮置栅极图案；形成虚拟浮置桶f极图案，所述虚拟浮置栅极图案从所述浮置桶f极图案 延伸到所述单元区周围的界面区；和在所述半导体衬底的所述单元区中形成控制栅极图案，所述控制朝f极 图案与所述浮置栅极图案交叉。
7. 根据权利要求6所述的方法，其中所述控制栅极图案的形成包括在具有所述浮置栅极图案和所述虚拟浮置栅极图案的所述半导体衬底 上依次形成多晶硅层、抗反射层和光刻胶层；和对所述光刻胶层进行选择性曝光并然后显影以形成光刻胶图案，并且 使用所述光刻胶图案作为掩模图案化所述抗^Jt层和所述多晶硅层。
8. 根据权利要求6所述的方法，其中所述抗反射层的形成包括旋涂法。
9. 根据权利要求6所述的方法，还包括在所述单元区和所述界面区的所述半导体衬底中形成具有预定深度的沟槽；和在所述沟槽中形成器件隔离层。
10. 根据权利要求6所述的方法，还包括在所述虚拟浮置栅极图案和所述 浮置栅极图案上形成电介质层。
11. 一种半导体器件，包括在半导体衬底的单元区中在第一方向上伸长的浮置栅极图案；在所述半导体衬底的所述单元区中处于垂直于所述第一方向的第二方 向的与所述浮置栅极图案交叉的控制栅极图案；和在所述单元区周围的界面区上的处于所述第二方向并与所述浮置初f极 图案的一个末端间隔开的虚拟浮置栅极图案。
12. 根据权利要求ll所述的半导体器件，其中所述虚拟浮置栅极图案和所 述控制栅极图案具有相同的长度。
13. —种制造半导体器件的方法，所述方法包括 在半导体衬底的单元区中形成浮置栅极图案；在所述单元区周围的界面区中形成虚拟浮置栅极图案，所述虚拟浮置 栅极图案在与所述浮置栅极图案的长度方向垂直的方向上间隔开；和在所述半导体衬底的所述单元区中形成控制栅极图案，所述控制栅极 图案与所述浮置栅极图案交叉。
14. 根据权利要求13所述的方法，其中所述控制栅极图案的形成包括在具有所述浮置栅极图案和所述虚拟浮置栅极图案的所述半导体衬底 的整个表面上依次形成多晶硅层、抗反射层和光刻胶层；和对所述光刻胶层进行选择性啄光并然后显影以形成光刻胶图案，并且 使用所述光刻胶图案作为掩模图案化所述抗反射层和所述多晶硅层。
15. 根据权利要求13所述的方法，还包括在所述单元区和所述界面区中在所述半导体衬底上形成具有预定深度 的沟槽；和在所述沟槽中形成器件隔离层。
全文摘要
提供了半导体器件及其制造方法。所述半导体器件包括在半导体衬底的单元区中形成的浮置栅极图案；从浮置栅极图案延伸到单元区周围的界面区的虚拟浮置栅极图案；和在半导体衬底的单元区处与浮置栅极图案交叉的控制栅极图案。
文档编号H01L27/115GK101452940SQ200810178968
公开日2009年6月10日 申请日期2008年12月3日 优先权日2007年12月3日
发明者洪志镐 申请人:东部高科股份有限公司