制造半导体器件的方法

专利名称：制造半导体器件的方法
技术领域：
本发明涉及一种制造半导体器件的方法。更具体地，本发明涉及 一种制造高集成度半导体器件的方法，且涉及通过利用尺寸控制技术 分离诸如晶体管的器件中的互连图案的精细图案形成方法。
背景技术：
近年来，不断倾向于制造越来越精细且越来越集成的半导体器件。 这种按比例縮小的趋势导致安装在LSI电路上的MOS晶体管中的更短 的栅长度以及相互邻近布线的更短的距离和更小的间距。同样，还对 于如安装在LSI电路上的SRAM的存储单元，要求通过增加堆积密度 来减小位成本。因此，使用分辨率增强技术(RET)，如可选的相移掩 模(例如Levenson相移掩模)技术来满足对尺寸减小的要求。然而， 半导体器件尺寸减小要求的变化快于光刻分辨率的提高。因此，代替 光刻中的分辨率提高，实际使用通过各向同性干蚀刻图案化的光致抗 蚀剂(例如，对于以线和间隔布置的栅电极)减小光致抗蚀剂图案尺 寸的抗蚀剂修整工艺来制造低于当前光刻的分辨率极限之下的精细图 案。日本专利待审公布No.2004-103999公开了一种通过形成第一图案， 然后形成精细间隔图案以通过曝光和显影成为第二图案，形成用于LSI 电路的精细图案的技术。另一方面，日本专利待审公布No.2005-166884 利用间隔控制膜和用来形成优于光刻分辨率技术达到的间隔的精细间 隔的抗蚀剂掩模，在待处理的膜上进行处理。
日本专利待审公布No.2006-41364公开了一种形成布线的方法，
其中抗反射涂膜用由CHF3、 CF4和02组成的气体蚀刻。该文献详细说 明了用CHF3:0^1:1至9:1的蚀刻气体对抗反射涂膜的蚀刻能够在不改 变图案尺寸的情况下蚀刻。
日本专利待审公布No.2006-156657公开了一种通过在光刻分辨率
内在导电膜上形成第一图案，然后通过干蚀刻修整该第一图案，形成 低于光刻分辨率极限的精细图案的技术。(图9)
日本专利待审公布No.2002-198362和日本专利待审公布 No.2002-141336公开了一种通过利用02(蚀刻剂)和例如01^2或0^3 的增强沉积的添加气体的混合气体形成接触孔的方法。在该文献中， 描述了调节CH2F2气体流来控制接触孔的直径。
然而，本发明人发现了下面描述的问题。当通过分开第一图案与 第二图案形成布线图案的场合发生第二图案中的偏移时，由于在布线 图案和连接到该布线图案的其上或下导电层之间需要重叠的部分中发 生偏移，所以不能获得半导体器件的所希望的性质。

发明内容
一方面，本发明包括一种制造半导体器件的方法，该方法包括下 列步骤在衬底中形成器件隔离区，以将扩散区分成第一和第二区域； 在衬底上形成待处理的膜；在待处理的膜上形成硬掩模层和第一抗蚀 剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图案作为掩模 蚀刻该硬掩模层；在该硬掩模层上形成第二抗蚀剂层；在第二抗蚀剂 层上形成包括第一间隔(以分开第一图案)的第二图案；通过利用形 成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀刻，在该硬 掩模层上形成包括由第一间隔縮减的第二间隔的第三图案；以及通过 利用形成在硬掩模层上的第三图案蚀刻待处理的膜。
另一方面，本发明包括一种制造半导体器件的方法，该方法包括
下列步骤在衬底上形成待处理的膜；在待处理的膜上形成硬掩模层 和第一抗蚀剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图 案作为掩模蚀刻该硬掩模层；在该硬掩模层上形成第二抗蚀剂层；在 第二抗蚀剂层上形成包括第一间隔(以分开第一图案)的第二图案； 通过利用形成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀 刻，在该硬掩模层上形成包括由第一间隔縮减的第二间隔的第三图案； 通过利用形成在硬掩模层上的第三图案蚀刻待处理的膜，以形成第一 布线图案和第二布线图案；在待处理的膜上形成层间绝缘膜；以及形 成分别使第一布线图案和第二布线图案连接该层间膜的第一和第二接 触孔。


结合附图，由下面的说明，本发明的上述和其它目的、优点和特 征将变得更明显，其中
图1 (A)至1 (D)是示出根据本发明实施方案的制造半导体器 件的方法的剖视图2示出了本发明第二实施方案的工艺流程；
图3 (A)至3 (C)是示出根据本发明实施方案的制造半导体器 件的方法的剖视图4 (A)至4 (C)是示出根据本发明实施方案的制造半导体器 件的方法的俯视图5 (A)至5 (C)是示出根据本发明实施方案的制造半导体器 件的方法的剖视图6 (A)至6 (C)是示出根据本发明实施方案的制造半导体器 件的方法的俯视图7 (A)至7 (C)是示出根据本发明实施方案的制造半导体器 件的方法的俯视图8是示出SRAM对电极之间的尺寸和修整曝光中焦点的深度 (DOF)之间关系的曲线图9 (A)和图9 (B)是示出制造常规半导体器件的方法的俯视
图10 (A)和图10 (B)是示出制造常规半导体器件的方法的剖
视图11是示出尺寸转换差(size conversion difference)(由抗蚀剂 图案成为蚀刻硬掩模的尺寸改变)和蚀刻气体流速之间关系的曲线图； 图12是示出硬掩模层的膜厚度和尺寸转换差之间关系的曲线图； 图13是本发明第三实施方案的工艺流程图14 (Al) 、 (A2) 、 (Bl) 、 (B2) 、 (CI)和(C2)示出
了本发明第三实施方案的制造半导体器件方法的说明图解；
图15 (A)是示出图14 (B2)的图和剖视图；和 图15 (B)是示出图14 (C2)的图和剖视图。
具体实施例方式
参考附图和说明性实施方案，将说明根据本发明的制造半导体器 件的方法的优选实施方案。这里，相同的附图标记表示相同的元件， 以省略对附图的重复描述。本领域的技术人员将认识到，利用本发明 的教导可以完成许多可选的实施方案，且本发明并不限于以说明为目 的而示出的实施方案。
(第一实施方案)
图1是示出根据本发明的制造半导体器件的方法的实施方案的剖 视图。
本实施方案的制造半导体器件的方法包括通过利用包括第一图 案的抗蚀剂70a处理衬底50上的掩模层10来获得第二图案(图1 (A) 至l (C))，和通过利用处理成第二图案的掩模层lOa作为掩模蚀刻 形成在衬底50上的布线层40 (图1 (D))。这里，处理第二图案的 间隔宽度c，使得比第一图案的间隔宽度窄。
下面将说明本实施方案中的制造半导体器件的方法中的各个步
骤。
首先，如图1 (A)所示，以预定间距形成扩散区80。在扩散区 80之间形成器件隔离(STI)区(氧化膜)55的衬底50上形成栅绝缘 膜45。接下来，在该栅绝缘膜45上形成多晶硅膜40作为布线层。接 下来，在该多晶硅膜40上按顺序形成第一硬掩模层30、第二硬掩模层 20和第三硬掩模层10。接下来，在第三硬掩模层10上形成抗反射涂 (ARC)膜60。接下来，施加和沉积抗蚀剂(例如，ArF抗蚀剂)70。 接下来，将该抗蚀剂暴露于ArF光，并通过利用包括第一图案的光掩 模(在图中未示出)显影。由此，如图1 (B)所示，形成了包括第一 图案的抗蚀剂70a。在形成包括该第一图案的抗蚀剂70a的单元期间， 移除了在抗蚀剂70中直接在多晶硅膜40中待移除的部分上方的区域， 以提供宽度b。
例如，可以使用SiOC、 Si02、 SiON、 SiN、 SiC、 SiOF或SiCN 作为第一、第二和第三硬掩模层30、 20和10。
接下来，如图l(C)所示，通过利用抗蚀剂70a作为转移第一图案 的掩模，蚀刻抗反射涂膜60和第三硬掩模层10。由此，暴露了第二硬 掩模层20，并且形成了包括第二图案的第三硬掩模层10a。这里，蚀刻 第三硬掩模层10a，以获得比抗蚀剂70a的间隔宽度b窄的间隔宽度c。
可用于蚀刻的蚀刻气体包括由CxHyFz (x-l至5， y=0至3， z =1至8)表示的碳氟化合物气体或它的混合物。优选CHF3或CH2F2， 或者它们的混合气体用作这种碳氟化合物气体。除了这种碳氟化合物 气体之外，可以使用选自He、 Ar、 02、 N2和CF4的组的一种或多种气 体。
接下来，如图l(D)所示，掩蔽包括第二图案的第三硬掩模层10a， 以便蚀刻剩余的抗蚀剂70a、剩余的抗反射涂膜60a、第二硬掩模层20、
第一硬掩模层30和布线层40。由此，暴露了栅绝缘膜45，并且形成 了具有间隔宽度d的布线层40a。间隔宽度d大约等于间隔宽度c。将 该布线层的间隔宽度d处理成小于间隔宽度b，使得布线突出尺寸变为 al。由此，可以充分确保布线端部和扩散区之间的距离。
这里，将比较本实施方案的制造方法与现有技术的制造方法。图 10 (A)和IO(B)是示出现有技术的蚀刻步骤的剖视图。在现有技术中， 用具有间隔宽度e的抗蚀剂70a作为掩模，进行蚀刻。在形成第三硬掩 模层10a的时候，待获得的第三硬掩模层10a的间隔宽度将为e (图10 (A))。因而，用该第三硬掩模层10a作为掩模蚀刻该布线层40，然 后形成包括大约等于e的间隔宽度f的布线层40a (图10 (B))。在 那种情况下，不能充分确保布线突出尺寸a2。
另一方面，本发明可以使布线层40a的间隔宽度d比抗蚀剂70a 的间隔宽度b窄(图1)。由此，可以进行具有比抗蚀剂图案更精细的 图案的布线隔离。
(第二实施方案)
对于本实施方案，将用图1中示出的制造半导体器件的方法说明 制造单元的方法。在本实施方案中，将描述通过在图l (A)中示出的 扩散区80之间的距离为200nm的电路中，对布线层进行修整蚀刻而引 起布线层进行布线隔离，形成SRAM对栅电极的情形。
图2示出了本实施方案的制造半导体器件的方法的工艺流程。另 外，图3和图5是示出这些步骤流程的剖视图，其中图4是对应于图3 的俯视图，图6是对应于图5的俯视图。这里，剖视图是随着截取位 置显著不同的。因此，例如，把图3理解为衬底X方向上的剖视图， 图5是Y方向的剖视图。另外，为了说明，图3 (C)(图4 (C)) 和图5 (A)(图6 (A))是具有不同截面的同一步骤的图。沿着线 A-A'的剖视图对应于图5 (A)。
图7 (A)至7 (C)分别是图1 (B)至1 (D)或图5 (A)至5 (C)的俯视图，并且对应于图6 (A)至6 (C)。为了说明，在图7 中，示出了扩散区域层80、硬掩模层IO、第二图案70的开口 100、形 成在待处理的膜上的第三图案40a。
参考包括剖视图和俯视图的图3至图7，根据图2，将说明处理待 处理的膜的方法。在衬底中，形成器件隔离55，并将扩散区80分成第 一扩散区和第二扩散区(80)(步骤1)。在该衬底上形成栅绝缘膜 45之后，形成待处理的膜40 (步骤2)，以便形成由单层或多层组成 的硬掩模层(例如，10、 20和30)(步骤3)以形成第一抗蚀剂层(步 骤4)。不但抗蚀剂层70而且抗反射涂膜60可以用于第一抗蚀剂层。 在那种情况下，在第一抗蚀剂层中形成第一图案(图3 (A)中的70C: 步骤5)，将获得图4 (A)中示出的俯视图。通过利用该第一图案70C 蚀刻硬掩模层IO。由此，在硬掩模层10中形成第一图案10b(图3(B) 中的步骤6)。图4 (B)示出了该俯视图。
随后，在上面形成了第一图案的硬掩模层10上形成第二抗蚀剂 层。同第一抗蚀剂层一样，第二抗蚀剂层也是通过利用抗蚀剂层70和 抗反射涂膜60形成的(步骤7)。在该第二抗蚀剂层上，在如图4 (C) (同样图6 (A))示出的俯视图中，在该抗蚀剂膜70上形成第二图 案70a(步骤8)。第二图案70a是包括分开第一图案的第一间隔b的 图案。对于该第二图案70a，在后面要说明的条件下进行尺寸转换修整 蚀刻。由此，在该硬掩模层IO上形成第三图案10a (图5 (B)中的步 骤9)。图6 (B)是形成第三图案10a和移除第二抗蚀剂层之后的俯 视图。也就是说，根据步骤1至步骤9，在待处理的膜上形成由硬掩模 层10制成的第三图案10a的状态。第三图案10a是在第一图案10b上 由第二图案70c形成的包括第二间隔c的图案。通过利用第二图案70c 的尺寸转换蚀刻，该第二间隔c形成为比第一间隔b窄。
通过利用第三图案10a处理待处理的膜40，在待处理的膜40上形 成第三图案40a (图5 (C))(步骤IO)。这里，第二间隔c将转换 成第三间隔d;理想地，希望第二间隔c与第三间隔d宽度相同。然而， 在蚀刻待处理的膜期间，该宽度偶尔会变宽。图6 (C)是图5 (C)的 俯视图，示出了由待处理的膜40和栅绝缘膜45形成的第三图案40a 和其下层中的扩散区80。通过上述利用尺寸转换蚀刻的制造方法，为 了进行后面要说明的尺寸转换，通过尺寸转换蚀刻，在扩散区之间的 器件隔离区内形成第二间隔c，而没有在扩散区80上蔓延。
在本实施方案中，使用半导体衬底，并且使用多晶硅膜40作为布 线层；使用无定形碳膜作为第一硬掩模层30;使用Si膜作为第二硬掩 模层20;使用SiOC膜(25rnn)作为第三硬掩模层10;且抗反射涂膜 60的膜厚度为65 nm。在该抗反射涂膜60上形成抗蚀剂70;该抗蚀剂 70进行修整曝光和显影。由此，形成了间隔宽度b为120nm的第二开 口 100 (图5 (A)和图7 (A))。接下来，利用ICP型蚀刻设备，在 CHFg流速75 sccm/He流速75 sccm的条件下，抗反射涂膜60和 SiOC膜10进行修整蚀刻。然后可以处理该SiOC膜10，以获得104 nm 的间隔宽度c (图5 (B)和图7 (B))。用由此形成的SiOC膜10a 作为掩模蚀刻多晶硅膜40，形成了具有106 nm间隔宽度d的布线层 40a，作为SRAM对栅电极(图5 (C)和图7 (C))。另外，栅电极 端部离扩散区80的突出尺寸将变为47 mn。
然而，在实际的制造步骤中，修整曝光位置、修整曝光尺寸和扩 散区的位置在晶片内和/或晶片之间变化。因此，必须考虑下面的四个 可变因素。
(1) 扩散区80和修整曝光位置之间的偏移对于两侧最大50 nm (对于一侧最大25nm)。
(2) 扩散区80的晶片内+晶片与晶片的实际尺寸离差(disperion):
15 nm (对于一侧最大7.5 nm)。
(3) 修整曝光尺寸b的晶片内+晶片与晶片的实际尺寸离差15 nm (对于一侧最大7.5 nm)。
(4) 布线层40修整蚀刻之后尺寸d的晶片内+晶片与晶片的实 际尺寸离差15nm (对于一侧最大7.5nm)。
上述的数值举例说明了本实施方案。那些数值是根据设计规则和 产品适当设定的。
上述的所有离差(1)至(4)同时出现是不切实际的。因此，考 虑到离散的平方和，应该考虑28nm的离差能够发生在栅电极40a位置 和扩散区80位置的一侧上。例如，当在修整曝光尺寸b为120 nm的 情况下进行没有任何尺寸转换差的修整蚀刻时，修整蚀刻后SRAM对 栅电极之间的距离d也将变为近似120 nm。考虑到对于一侧28 nm的 离差，对于扩散区80之间200nm的距离，由扩散区80突出的栅电极 40a的末端的尺寸al将变为11 nm。
而且，考虑为了减少位成本、上述的SRAM存储单元縮减到90。/。 的情形，扩散区80之间的距离縮减到180 nm。由扩散区80突出的栅 电极40a的末端的尺寸al将变为仅仅lnm，包括一侧28 nm的离差部 分，使得将损失用于制造的几乎所有边界。而且，在出现栅电极40a 的末端部分蔓延在扩散区80的位置的情况下，晶体管就丧失了其功能， 使得SRAM电路不能再工作。
因此，需要使抗蚀剂70a的修整曝光尺寸b很小。然而，如图8 所示，使修整曝光尺寸b小以使得SRAM对电极之间的尺寸d小的强 度(intension)会引起使DOF小的问题。根据图8的曲线图，在制造 需要DOF不小于0.2 /xm的情形下，要求修整曝光尺寸不小于最小120nm。规定该修整曝光尺寸以曝光设备的分辨率为基础，因此会导致更 大的尺寸。
因此，进行尺寸转换修整蚀刻，使第三硬掩模层的修整曝光尺寸 d小于抗蚀剂的修整曝光尺寸b，以用该第三硬掩模层作为掩模进行蚀 刻。由此，对于120nm的修整曝光尺寸b，可以使SRAM对栅电极40a 之间的尺寸d为106 nm。另外，从扩散区80突出的SRAM对栅电极 40a的末端部分的尺寸al可以是8 nm。
图11是示出尺寸转换差和蚀刻气体CHF3和He的流速之间关系 的曲线图，该尺寸转换差是修整蚀刻之后的抗蚀剂的修整曝光尺寸b 和第三硬掩模层10a的曝光尺寸c之间的差。例如，通过将CHF3:He 由75: 75 sccm改变到150: 50 sccm，尺寸转换差可以从16nm改变到 22nm。因而，可以采用(take)从扩散区80突出的栅电极40a的端部 的较大尺寸al。
图12是表示在使用流速为75 sccm的CHF3/流速为75 sccm的He 作为蚀刻气体且具有25 nm和50 nm膜厚度的第三硬掩模层10进行修 整蚀刻的情况下的尺寸转换差(nm)的图。在修整蚀刻25nm膜厚度 的硬掩模层10的情况下，尺寸转换差(b-c)可以大约为17nm。在使 用50nm膜厚度的硬掩模层IO的情况下，尺寸转换差(b — c)可以大 约为30 nm。
对于本实施方案，使用SiOC作为第三硬掩模层10。然而，也可 以使用除了 SiOC之外的材料，也就是，例如Si02、 SiON、 SiN、 SiC 和SiOF、SiCN。还在使用那些材料的情况下，修整蚀刻可以和利用SiOC 的情况一样。此外，在本实施方案中，使用CH&和He的混合气体。 然而，也可以使用另一种蚀刻气体。这些蚀刻气体包括CHF3或CH2F2 或者它们的混合气体。除了这里的蚀刻气体之外，可以使用选自He、 Ar、 02、 N2和CF4的一种或多种气体。
当抗反射涂膜60和硬蚀刻层10用氟代烃(hydrofluorocarbon)系 统的气体如CHF3气体和CH2F2气体进行蚀刻时，证实膜状沉积物通常 形成在抗反射涂膜60a和硬掩模层10a的蚀刻面一侧上。该沉积物认为 是由包括由蚀刻气体提供的碳氟化合物的聚合物组成的。由此获得的 沉积物用作保护硬掩模层10a的膜。随着蚀刻工艺深入地进行，继续进 行精细处理以最后获得锥形的凹进部分。
由此，尺寸转换差取决于蚀刻气体的类型和流速、硬掩模层的膜 厚度等。因而，通过改变那些条件，就能够获得所希望的间隔宽度。
这里，将说明设定尺寸转换的蚀刻条件的方法。作为设定的准备， 例如获得了图11中示出的气体的组成比率和尺寸转换差之间的关系。 另外，获得了用来隔离具有间隔b的栅极线的第二图案的曝光极限实 验值。这里，对于扩散区、栅极线宽度和栅极线隔离宽度的设定值是 由设计规则和产品确定的。因此，对照获得的曝光极限值和栅极线的 隔离宽度，来确定需要的尺寸转换量。基于图11，由所需的尺寸转换 量确定适当的气体组成比率。
如图12所述，尺寸转换差不仅可以通过气体组成比率调节，而且 可以通过硬掩模膜厚度来调节。因而，预先获得了图12中的硬掩模膜 厚度和尺寸转换差的数据。由此，也可以根据图12，由所需的尺寸转 换量确定硬掩模的适当膜厚度。在图12中示出了硬掩模膜厚度和尺寸 转换差之间的关系。而且，还在改变抗反射涂膜的膜厚度的情况下， 可获得同样的关系。也就是说，该关系是随着作为第二抗蚀剂层包 括的抗反射涂膜的膜厚度越来越大，尺寸转换差变得越大。
(第三实施方案)
在本实施方案中，将说明向栅极线90的接触孔形成区110应用尺 寸转换蚀刻的方法。根据栅极线90的宽度和接触孔120的尺寸，该接
触形成区110形成为与需要对应的衬垫(pad)。对于本实施方案，在 衬底50上提供栅极线90和接触衬垫110，如图14所示。在接触衬垫 110上提供接触孔120。存在SiN层间膜和Si02层间膜，以覆盖那些接 触衬垫110和接触孔120。还对于本实施方案，与第一实施方案一样， 通过利用硬掩模层、抗反射涂膜和抗蚀剂，进行修整蚀刻。
图13示出了本实施方案的制造半导体器件的方法的流程图。在该 衬底上形成了用来形成下布线例如栅极线的待处理的膜。与第一实施 方案一样，通过利用形成在该膜上的第一抗蚀剂层上形成的第一图案 作为掩模，在该硬掩模层上形成第一图案(步骤21至25)。在第二抗 蚀剂层上形成包括用来隔离第一布线和第二布线的第一间隔的第二图 案(开口 100)(步骤26和27)。通过利用该第二图案(开口 100) 作为掩模进行尺寸转换修整蚀刻，以在硬掩模层上形成第三图案。在 第三图案中，该尺寸转换蚀刻将形成第二间隔，其是由第二图案(开 口 100)的第一间隔縮减的(步骤28)。待处理的膜通过利用已经形 成第三图案的硬掩模进行进一步蚀刻。第三图案形成在待处理的膜上， 并且形成第一布线91和第二布线92 (步骤29)。
随后，形成用于栅极线的侧壁(步骤31)，并形成层间绝缘膜(步 骤32)。在步骤31和步骤32之间，例如适当地执行用来形成晶体管 的离子注入。连接至由包括第二间隔的掩模隔离的第一布线和第二布 线的接触孔是开口的，用金属膜掩埋并连接到上层布线。(步骤33) 如上所述，执行尺寸转换修整蚀刻。由此，在形成接触孔的情况下对 准边缘(alignmentmargin)增加，由此能够抑制接触电阻的增加。
图14 (Al)是示出理想状态下的修整曝光的图。这里，栅极线90 的间距是300 nm。修整曝光图案开口 100是矩形的，并且位于接触衬 垫110的中心。如图14(A1)所示，在接触孔120的直径为90nm的 情况下；该间距是300 /mi;修整曝光图案开口 100的短轴尺寸是140 nm，修整曝光图案开口 100的端部和接触孔120的端部之间的距离是
35 nm。
然而，在实际的修整曝光中，如图14 (A2)所示，修整曝光图案 开口 100是椭圆形的。图14 (A2)是示出图14 (Al)中的修整曝光图 案开口 100为椭圆的情况的图。而且，实际上，存在修整曝光图案开 口 100的偏移和各个部件位置的晶片内/晶片与晶片离差。因此，必须 考虑下面的六个因素。
(1) 接触衬垫110的修整曝光图案开口 100的位置和抗蚀剂的偏 移两侧最大50 nm (—侧最大25 nm)
(2) 接触衬垫110的修整曝光图案开口 100的偏移两侧最大 50 nm (—侧最大25 nm)
(3) 修整曝光图案开口 100的晶片内+晶片与晶片离差范围15 nm (—侧最大7.5 nm)
(4) 抗蚀剂修整蚀刻之后尺寸的晶片内+晶片与晶片离差范围 15 nm (—侧最大7.5nm)
(5) 接触衬垫110的修整曝光位置的晶片内+晶片与晶片离差范 围10 nm (—侧最大5 nm)
(6) 蚀刻接触孔120之后尺寸的晶片内+晶片与晶片离差范围 10 nm (—侧最大5 nm)
上述数值举例说明了本实施方案。这些数值是根据设计规则和产 品适当设定的。
所有上述的离差(1)至(6)同时出现是不切实际的。因此，考 虑到离差平方和，应该考虑在修整曝光开口 100的位置中可能在一侧 上产生38nm的离差。例如，当在修整曝光尺寸b为140 nm的情况下 进行没有任何尺寸转换差的蚀刻时，如图14 (Bl)所示，接触衬垫110 仅蚀刻大约140nm，使得留下接触孔120，而不考虑离差部分。这里， 在图14 (Bl)中，蚀刻尺寸A近似等于修整曝光尺寸b。然而，在修
整曝光位置中一侧存在38 nm的离差的情况下，如图14 (B2)和图9 (A)所示，将修整3nm的接触孔120，使得增加栅/接触电阻。
因此，使用用于处理以获得比修整曝光尺寸b小的尺寸的尺寸转 换蚀刻。这里，进行修整蚀刻，以使曝光间隔宽度A为140nm以及接 触衬垫110的蚀刻宽度B为120 nm。在修整曝光位置100、接触孔120 和接触衬垫110不存在偏移的情况下(图14 (Cl))，存在接触衬垫 110末端和接触孔120末端之间的足够的距离。另外，如图14 (C2) 所示，还在存在一侧38nm的离差的情况下，存在接触衬垫110的末端 和接触孔120的末端之间的距离。因而，能够抑制栅/接触电阻的增加。 而且，还在接触孔120之间的距离小的情况下，能够防止由于接触垫 的修整导致的栅/接触电阻的增加。
通过采用第一实施方案或第二实施方案中公开的方法，以及通过 改变所使用的抗反射涂膜、硬掩模层的膜厚度和蚀刻气体，能够控制 蚀刻尺寸B。
与第二实施方案一样，进行第三实施方案中设定尺寸转换蚀刻条 件的方法。由设计数据获得接触孔形成区中栅极线的隔离宽度。使获 得的曝光的极限值与栅极线的隔离宽度作比较，以确定需要的尺寸转 换量。然后，如图11或12所示，由尺寸转换差和气体组成比率或第 二抗蚀剂层的膜厚度之间的关系，确定适当的蚀刻条件。
至此，已参考

了本发明的实施方案。然而，这些实施方 案举例说明了本发明，并且关于多层布线中布线图案等的隔离，可以 采用除了上述结构之外的各种结构。
权利要求
1. 一种制造半导体器件的方法，该方法包括下列步骤在衬底中形成器件隔离区，以将扩散区分成第一和第二扩散区；在所述衬底上形成待处理的膜；在所述待处理的膜上形成硬掩模层和第一抗蚀剂层；在所述第一抗蚀剂层上形成第一图案；通过利用所述第一图案作为掩模来蚀刻所述硬掩模层；在所述硬掩模层上形成第二抗蚀剂层；在所述第二抗蚀剂层上形成包括第一间隔的第二图案，以隔离所述第一图案；通过利用形成在所述第二抗蚀剂层上的所述第二图案作为掩模进行尺寸转换蚀刻，在所述硬掩模层上形成包括有从所述第一间隔缩减的第二间隔的第三图案；以及通过利用形成在所述硬掩模层上的所述第三图案来蚀刻所述待处理的膜。
2. 根据权利要求1的制造半导体器件的方法，其中，所述第二间 隔形成在所述第一和第二扩散区之间的器件隔离区中。
3. 根据权利要求l的制造半导体器件的方法，其中，所述第三图 案是栅极图案。
4. 根据权利要求l的制造半导体器件的方法，其中，在所述硬掩 模层上形成抗反射涂膜。
5. 根据权利要求1的制造半导体器件的方法，其中，所述硬掩模 层包括选自SiOC、 Si02、 SiON、 SiN、 SiC、 SiOF和SiCN中的至少一 种。
6. 根据权利要求l的制造半导体器件的方法，其中，在所述硬掩模层上的尺寸转换蚀刻步骤中使用的蚀刻气体是由CxHyFz (x=l至5， y二0至3， 2=1至8)表示的碳氟化合物气体或它的混合物。
7. 根据权利要求6的制造半导体器件的方法，其中，所述碳氟化 合物气体是选自CHF3或CH2F2中的至少一种气体。
8. 根据权利要求6的制造半导体器件的方法，其中，所述蚀刻气 体进一步包括选自由He、 Ar、 02、 ^和CF4所组成的组中的至少一种。
9. 一种制造半导体器件的方法，其包括下列步骤 在衬底上形成待处理的膜；在所述待处理的膜上形成硬掩模层和第一抗蚀剂层； 在所述第一抗蚀剂层上形成第一图案； 通过利用所述第一图案作为掩模蚀刻所述硬掩模层； 在所述硬掩模层上形成第二抗蚀剂层；在所述第二抗蚀剂层上形成包括第一间隔的第二图案，以隔离所 述第一图案；通过利用形成在所述第二抗蚀剂层上的所述第二图案作为掩模进 行尺寸转换蚀刻，在所述硬掩模层上形成包括有从所述第一间隔縮减 的第二间隔的第三图案；通过利用形成在所述硬掩模层上的所述第三图案来蚀刻所述待处 理的膜，以形成第一布线图案和第二布线图案；在所述待处理的膜上形成层间绝缘膜；以及形成分别使所述第一布线图案和所述第二布线图案连接所述层间 膜的第一和第二接触孔。
10. 根据权利要求9的制造半导体器件的方法，其中，所述第三 图案是栅极图案。
11. 根据权利要求9的制造半导体器件的方法，其中，所述第三 图案包括有在接触孔形成区中的衬垫；以及所述第二图案的第二间隔 形成在所述衬垫部分中。
12. 根据权利要求9的制造半导体器件的方法，其中，在所述硬 掩模层上形成抗反射涂膜。
13. 根据权利要求9的制造半导体器件的方法，其中，所述硬掩 模层包括选自SiOC、 Si02、 SiON、 SiN、 SiC、 SiOF和SiCN中的至少一种。
14. 根据权利要求9的制造半导体器件的方法，其中，在所述硬 掩模层上的尺寸转换蚀刻步骤中使用的蚀刻气体是由CxHyFz 至 5， y二0至3， z二l至S)表示的碳氟化合物气体或它的混合物。
15. 根据权利要求14的制造半导体器件的方法，其中，所述碳氟 化合物气体是选自CHF3或CH2F2中的至少一种气体。
16. 根据权利要求14的制造半导体器件的方法，其中，所述蚀刻 气体进一步包括选自由He、 Ar、 02、 N2和CF4所组成的组中的至少一 种。
全文摘要
本发明为一种制造半导体器件的方法，该方法包括下列步骤在衬底中形成器件隔离区，以将所述器件隔离区分成第一和第二扩散区；在所述衬底上形成待处理的目标膜；在待处理的膜上形成硬掩模层和第一抗蚀剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图案作为掩模蚀刻所述硬掩模层；在所述硬掩模层上形成第二抗蚀剂层；在所述第二抗蚀剂层上形成包括第一间隔的第二图案，以隔离第一图案；通过利用形成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀刻，在所述硬掩模层上形成包括由第一间隔缩减的第二间隔的第三图案；以及通过利用形成在所述硬掩模层上的第三图案蚀刻待处理的膜。
文档编号H01L21/00GK101383273SQ200810213479
公开日2009年3月11日 申请日期2008年9月8日 优先权日2007年9月7日
发明者谷口谦介 申请人:恩益禧电子股份有限公司