沟槽栅型晶体管及其制造方法

专利名称：沟槽栅型晶体管及其制造方法
技术领域：
本发明涉及沟槽栅型(trench gate)晶体管及其制造方法。
背景技术：
DMOS晶体管是双重扩散的MOS场效应型晶体管，作为电源电路或 驱动电路等的电力用半导体元件而被使用。作为DMOS晶体管的一种， 公知有沟槽栅型晶体管。
该沟槽栅型晶体管如图48所示，在形成于半导体层212的沟槽214 内形成栅极氧化膜215，覆盖沟槽214内的栅极氧化膜215地形成了栅电 极216。另外，在沟槽214的侧壁的半导体层212的表面，通过垂直方向 的双重扩散，形成未图示的主体(body)层和源极层。
此外，例如在日本专利公开公报2005 — 322949号、2003 — 188379号
中针对沟槽栅型晶体管进行了记载。
如图48所示，在从沟槽214内向外伸出栅电极216的部分(以下称 为伸出部)116S中，存在着会在栅电极216与半导体层212之间产生漏电 流(以下称为栅极漏电流)的问题。根据本发明者的研究，其原因在于， 第一、栅极氧化膜215的厚度薄；第二、在伸出部216S中，半导体层212 的角部212C隔着薄的栅极氧化膜215与栅电极216对置，因此，该部分 发生电场集中。

发明内容
本发明的沟槽栅型晶体管的特征在于，具备半导体层；在形成于所
述半导体层的沟槽之内形成，延伸到所述沟槽之外的所述半导体层上的栅
极绝缘膜；形成在所述栅极绝缘膜上的栅电极；形成在所述半导体层的表 面附近，与所述沟槽的侧壁上的所述栅极绝缘膜相接的主体层，所述栅极 绝缘膜具备在与所述主体层相接的部分具有第一膜厚的第一栅极绝缘膜；在从所述沟槽内延伸到所述沟槽之外的所述半导体层上的部分，具有 比所述第一膜厚厚的第二膜厚的第二栅极绝缘膜。
根据该结构，通过在从所述沟槽内延伸到所述沟槽之外的所述半导体 层上的部分，形成了具有比所述第一膜厚大的第二膜厚的第二栅极绝缘膜 (厚的栅极绝缘膜)，在栅电极的伸出部中，可将栅电极与半导体层的角 部的距离确保为较长，因此，不仅能够防止栅极漏电流的发生，而且可降 低栅极电容(由栅电极、绝缘膜、半导体层构成)。
另外，通过在与所述主体层相接的部分(活性化区域)形成了具有第 一膜厚的第一栅极绝缘膜(薄的栅极绝缘膜)，可以确保优良的晶体管特 性(低的阈值、低导通电阻)。
本发明的沟槽栅型晶体管的制造方法的特征在于，包括在半导体层 上形成沟槽的工序；通过对形成了所述沟槽的半导体层进行热氧化，在包 括所述沟槽内的所述半导体层的表面形成氧化膜的工序；选择性地除去所
述沟槽内的活性化区域的所述氧化膜的工序；在选择性地除去了所述氧化
膜之后，通过对形成了所述沟槽的所述半导体层进行热氧化，在所述沟槽 内的活性化区域上形成具有第一膜厚的第一栅极氧化膜，并且在所述晶体 管的非活性化区域形成具有比所述第一膜厚厚的第二膜厚的第二栅极氧
化膜的工序；该栅电极隔着所述第一及第二栅极氧化膜形成在所述沟槽 内，并隔着所述第二栅极氧化膜延伸到所述沟槽之外形成栅电极的工序； 在所述沟槽的侧壁上与所述第一栅极氧化膜相接地形成主体层的工序。
根据该结构，可以在活性化区域形成第一栅极氧化膜(薄的栅极氧化 膜)，在非活性化区域形成第二栅极氧化膜(厚的栅极氧化膜)，能够得 到与上述同样的效果。
另外，本发明的沟槽栅型晶体管的特征在于，具备半导体层；在形 成于所述半导体层的沟槽内形成的栅极绝缘膜；在所述沟槽的端部与所述 栅极绝缘膜相接而形成，具有比所述栅极绝缘膜厚的膜厚的厚绝缘膜；覆 盖所述沟槽内的所述栅极绝缘膜并延伸到所述厚绝缘膜上的栅电极；形成 在所述半导体层的表面附近，与所述沟槽的侧壁的所述栅极绝缘膜相接的 主体层。
根据该结构，由于通过形成所述厚绝缘膜，在栅电极的伸出部中，可将栅电极与半导体层的角部的距离确保为较长，所以，不仅能够防止栅极 漏电流的发生，而且可降低栅极电容(由栅电极、绝缘膜、半导体层构成)。 另外，本发明的沟槽栅型晶体管的制造方法，其特征在于，包括在 半导体层的表面形成具有短边和长边的沟槽的工序；通过从沿着所述沟槽 的长边的方向倾斜离子注入杂质，向所述沟槽的侧壁及底面的所述半导体 层、及与所述沟槽邻接的半导体基板的表面，导入杂质的第一离子注入工 序；通过从沿着所述沟槽的短边的方向倾斜离子注入杂质，向所述沟槽的 侧壁上方的所述半导体层及与所述沟槽邻接的半导体基板的表面，导入杂
质的第二离子注入工序；基于增速氧化，在通过所述第一及第二离子注入 工序导入了杂质的部分形成具有厚的膜厚的栅极绝缘膜的工序；栅电极从 所述沟槽内，隔着通过所述增速氧化而形成的具有厚的膜厚的栅极绝缘 膜，延伸到所述沟槽之外的半导体层上形成栅电极的工序。
根据该结构，通过利用基于杂质导入的增速氧化，形成厚的栅极绝缘 膜，在栅电极的伸出部中，可将栅电极与半导体层的角部的距离确保为较 长，因此，能够防止栅极漏电流的发生，而且可降低栅极电容(由栅电极、 绝缘膜、半导体层构成)。
根据本发明的沟槽栅型晶体管及其制造方法，能够防止栅极漏电流的 发生，而且可降低栅极电容。另外，还可确保出色的晶体管特性(低阈值、 低导通电阻)。


图1是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法 进行说明的俯视图。
图2是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法 进行说明的剖视图。
图3是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法 进行说明的剖视图。
图4是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法 进行说明的剖视图。
图5是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图6是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法 进行说明的剖视图。
图7是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法 进行说明的剖视图。
图8是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法 进行说明的剖视图。
图9是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法
进行说明的剖视图。
图10是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方
法进行说明的剖视图。
图11是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图12是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图13是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的俯视图。
图14是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的俯视图。
图15是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图16是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图17是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图18是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图19是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图20是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方
8法进行说明的剖视图。
图21是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图22是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图23是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方
法进行说明的剖视图。
图24是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图25是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图26是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图27是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图28是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的俯视图。
图29是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的俯视图。
图30是对本发明的第三及第四实施方式涉及的沟槽栅型晶体管及其 制造方法进行说明的俯视图。
图31是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图32是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图33是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图34是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图35是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图36是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图37是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方
法进行说明的剖视图。
图38是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图39是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图40是对本发明的第三实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图41是对本发明的第四实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图42是对本发明的第四实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图43是对本发明的第四实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图44是对本发明的第四实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图45是对本发明的第四实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图46是对本发明的第四实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图47是对本发明的第四实施方式涉及的沟槽栅型晶体管及其制造方 法进行说明的剖视图。
图48是对现有例的沟槽栅型晶体管及其制造方法进行说明的剖视图。
具体实施例方式
参照附图对本发明的第一实施方式进行说明。图1是对本发明的实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的俯视图。另外，图2的(A) 图11的(A)是沿着图1的A—A线的剖视图，图2的(B) 图11 (B)的是沿着图1的B—B线的剖视图。在以下的说明中，将沟槽 栅型晶体管简单称为晶体管。首先，参照图l对本实施方式涉及的晶体管的概略俯视结构进行说明。 这里，仅对主要的结构要素进行说明。该晶体管中，在P型半导体基板IO 上形成有N+型半导体层11、 N—型半导体层12，在N—型半导体层12 的表面侧通过形成有主体层19的区域，形成有具有短边和长边的多个沟 槽14。各沟槽14中，隔着栅极绝缘膜(未图示)形成有栅电极16。各栅 电极16在各沟槽14的一端连接，并向沟槽14之外延伸。向沟槽14之外 延伸的栅电极16通过设置于层间绝缘膜(未图示)的接触孔H1与布线(未 图示)连接。此外，还可以与该晶体管邻接，在同一N—型半导体层12上形成其 他的高耐压MOS晶体管(未图示)。下面，参照附图，对本实施方式的沟槽栅型晶体管及其制造方法进行 说明。如图2所示，通过在向P型半导体基板10的表面掺杂了 N型杂质之 后，使半导体层外延生长，来形成N+型半导体层11及N—型半导体层 12。以下，以半导体基板10为单晶硅基板，N+型半导体层11及N—型 半导体层12为单晶硅半导体层进行说明，但不限定于此。接着，通过CVD 法或热氧化处理在N—型半导体层12上形成硅氧化膜13。进而，在硅氧 化膜13上形成具有开口部Ml的抗蚀层Rl。幵口部Ml具备具有短边和 长边的多个长方形。接着，如图3所示，以抗蚀层R1为掩模，对硅氧化膜13进行蚀刻， 在硅氧化膜n上形成开口部13M。在除去抗蚀层Rl之后，以硅氧化膜 13为硬质掩模(hardmask)，对N—型半导体层12进行蚀刻，与开口部 13M对应地形成具有短边和长边的多个沟槽14。该蚀刻例如是使用了含 有SF6的蚀刻气体的干蚀刻。因此，沟槽14的底部的角部14C、 14D带 有圆度而形成。优选沟槽14的深度约为1 y m，其长边约为50um，其短 边约为0.5 um。沟槽14的个数优选为10个左右。然后，除去硅氧化膜13。接着，如图4所示，对沟槽14内的N—型半导体层12进行热氧化处 理，形成硅氧化膜15A。优选此时的硅氧化膜15A的厚度约为100nm。硅 氧化膜15A反映了沟槽14的底部的角部14C、 14D的圆度，在该位置带 有圆度而形成。此外，当在同一N—型半导体层12上形成其他的高耐压MOS晶体管 时，硅氧化膜15A与该栅极氧化膜同时形成。另外，硅氧化膜15A的膜 厚基于MOS晶体管的耐压特性而改变。然后，如图5所示，在硅氧化膜15A上形成具有开口部M2的抗蚀层 R2。开口部M2在N—型半导体层12中成为晶体管的活性化区域的区域 上开口。这里，晶体管的活性化区域是形成主体层19的区域。以下将晶 体管的活性化区域简单称为活性化区域。换言之，抗蚀层R2从N—型半 导体层12中不成为活性化区域的区域(非活性化区域)上、即沟槽14的 短边方向的角部14C上向沟槽14之外延伸。接着，如图6所示，以抗蚀层R2为掩模，对硅氧化膜15A进行蚀刻。 由此，形成将成为活性化区域的N—型半导体层12的区域露出的开口部 15M。然后，除去抗蚀层R2。接着，如图7所示，在沟槽14内，通过对硅氧化膜15A的在开口部 15M处露出的N—型半导体层12进行热氧化处理，而在该区域上形成硅 氧化膜15B。这样，在N—型半导体层12的成为活性化区域的区域上形成薄的硅 氧化膜15B (本发明的第一栅极绝缘膜的一个例子)。优选硅氧化膜15B 的膜厚约为10nm。另一方面，在不成为活性化区域的区域(非活性化区域)上，以残存 的方式形成比硅氧化膜15B厚的硅氧化膜15A(本发明的第二栅极绝缘膜 的一个例子)。优选硅氧化膜15A的厚度约为100nm。接着，如图8所示，形成覆盖硅氧化膜15A及硅氧化膜15B的多晶 硅层16P，对其进行杂质的掺杂。优选该杂质是N型杂质。然后，如图9所示，在多晶硅层16P上的与厚的硅氧化膜15A局部重 叠的区域形成抗蚀层R3。接着，以抗蚀层R3为掩模，通过对多晶硅层16P进行蚀刻，形成从各沟槽14延伸到硅氧化膜15A上的栅电极16。从沟槽 14内向外延伸的栅电极16的伸出部16S与厚的硅氧化膜15A相接。另外， 各栅电极16在沟槽14之外的硅氧化膜15A上相互连接。该蚀刻例如是等 离子蚀刻。然后，除去抗蚀层R3。接着，如图10所示，在N—型半导体层12中，通过沿垂直方向向各 沟槽14的周围离子注入P型杂质，形成P型主体层19。该主体层19与 薄的硅氧化膜15B相接。并且，通过沿着各沟槽14的长边方向向主体层 19的表面离子注入N型杂质，形成源极层21。此外，为了调整主体层19 和源极层21的活性化与杂质分布，优选进行热处理。接着，如图11所示，形成覆盖硅氧化膜15A、 15B及栅电极16的层 间绝缘膜24。在层间绝缘膜24上，形成通过设置于层间绝缘膜24的接触 孔H1与栅电极16连接的布线层25。另外，在层间绝缘膜24上形成源电 极23，所述源电极23通过设置于硅氧化膜15B及层间绝缘膜24的接触 孔H2与源极层21连接。在如此完成的晶体管中，如果从布线层25向栅电极16施加阈值以上 的电位，则沟槽17的侧壁的主体层19的表面反转为N型，形成沟道 (channel)。由此，可以在成为源电极23、漏极D的N—型半导体层12 及N+型半导体层11之间流动电流。并且，通过与栅电极16的伸出部16S相接的硅氧化膜15A作为厚的 栅极绝缘膜发挥功能，在栅电极16的伸出部16S中可将栅电极16与N— 型半导体层12的角部12C的距离确保为较长，因此，不仅能防止栅极漏 电流的发生，而且可降低栅极电容(由栅电极16、硅氧化膜15A及N— 型半导体层12构成)。并且，由于在晶体管的活性化区域(形成主体层19的区域)形成了 薄的硅氧化膜15B作为栅极绝缘膜，所以，可得到优良的晶体管特性(低 阈值、低导通电阻)。此外，作为本实施方式的变形例，可以如图12所示，形成漏极伸出 部26及漏电极27。该情况下，在形成层间绝缘膜24之前，在N—型半导 体层12上形成开口部12H，然后在该开口部12H内形成绝缘膜28，掩埋 漏极伸出部26。然后，形成层间绝缘膜24，并形成贯通层间绝缘膜24的贯通孔H3，在该贯通孔H3内形成与漏极伸出部26连接的漏电极27。另外，作为本实施方式的其他变形例，栅电极16可以不像图1所示 那样在各沟槽14的端部相互连接，而如图13的俯视图所示，按每个沟槽 14分离、孤立地形成。其他的构成与图1同样。由此，在对多晶硅层16P 的蚀刻为等离子蚀刻时，由于由该多晶硅层16P构成的栅电极16的面积 减小，所以，可极力抑制对栅电极16的等离子损伤。从而，可提高晶体 管的可靠性。[第二实施方式]参照附图对本发明的第二实施方式进行说明。图14是对本发明的实 施方式二涉及的沟槽栅型晶体管及其制造方法进行说明的俯视图。而图15 的(A) 图26的(A)是沿着图14的C — C线的剖视图，图15的(B) 图26的(B)是沿着图14的D—D线的剖视图。在以下的说明中，将沟 槽栅型晶体管简单称为晶体管。如图14及图26所示，在P型半导体基板10上依次层叠形成N+型 半导体层111、 N—型半导体层112，在N—型半导体层12的表面形成有 多个沟槽117。下面以半导体基板110为单晶硅基板进行说明，但不限定 于此。在沟槽117内形成栅极氧化膜113B，在沟槽117的端部与栅极氧化 膜113B相接地形成有沟槽氧化膜116 (本发明的厚绝缘膜的一个例子)。 沟槽氧化膜116具有比栅极氧化膜113B厚的膜厚。在沟槽117内，覆盖 栅极氧化膜113B地形成有栅电极118。栅电极118从沟槽117的栅极氧 化膜113B延伸到沟槽氧化膜U6上。向沟槽117之外延伸的栅电极118 通过设置于层间绝缘膜124的接触孔Hll与布线层125连接。而且，在N 一型半导体层112的表面与沟槽117的侧壁的栅极氧化膜113B相接地形 成有主体层119及源极层121。源极层121通过设置于栅极氧化膜113B 及层间绝缘膜124的接触孔H12与源电极123连接。这样，由于在栅电极118的沟槽117的伸出部形成了厚的沟槽氧化膜 116，所以，不仅可防止栅极漏电流的产生，而且能够降低栅极电容。以下，参照附图，对本实施方式的晶体管及其制造方法进行说明。如图15所示，通过在向P型半导体基板110的表面掺杂了 N型杂质14之后，使半导体层外延生长，形成N +型半导体层lll及N—型半导体层112。以下，以半导体基板110为单晶硅基板、N+型半导体层111及N— 型半导体层112为单晶硅半导体层进行说明，但不限定于此。接着，按顺 序在N型半导体层112上形成硅氧化膜113A及硅氮化膜114。接着，如图16所示，在硅氮化膜114上形成具有开口部M11的抗蚀 层Rll。通过以该抗蚀层Rll为掩模，对硅氧化膜113A及硅氮化膜114、 N—型半导体层112进行蚀刻，在N—型半导体层112上形成沟槽状的凹 部115。然后，除去抗蚀层Rll。优选此时的蚀刻是利用了C12气体的等 离子蚀刻。然后，如图17所示，在包括凹部115内的硅氮化膜114上通过CVD 法形成硅氧化膜16A。然后，如图18所示，以硅氮化膜114作为蚀刻限 位器，对硅氧化膜116A进行CMP (Chemical Mechanical Etching)处理。 由此，硅氧化膜116A被除去直到与硅氮化膜114相同的表面，仅残存凹 部115内的硅氧化膜，成为沟槽氧化膜116。接着，如图19所示，对凹部115内的沟槽氧化膜116进行湿蚀刻， 从平坦化的角度出发，优选除去到其表面与硅氧化膜113A的表面相同。 然后，形成具有开口部M12的抗蚀层R12。开口部M12是俯视下具有短 边和长边的多个长方形。开口部M12的一端位于沟槽氧化膜116上。接着，如图20所示，以抗蚀层R12为掩模，蚀刻除去开口部M12内 的硅氧化膜113A、硅氮化膜114。由此，在开口部M12内露出N—型半 导体层112。然后，如图21所示，以抗蚀层R12为掩模，对N—型半导体层112 进行蚀刻，与开口部M12对应地形成沟槽117。沟槽117的深度优选比凹 部115的深度浅。优选沟槽117的深度约为lum，其长边约为50iim，其短边约为0.5 um。另外，优选沟槽氧化膜116的垂直方向膜厚(即凹部115的深度) 约为1.2um，沟槽氧化膜116沿着沟槽117的长边方向的膜厚约为2um。 此外，优选用于形成沟槽117的蚀刻是使用了 SF6或C12气体的等离子蚀 刻。接着，在除去抗蚀层R12、硅氮化膜114、及硅氧化膜113A之后，.如图22所示，进行热氧化处理，在包括沟槽117内的N—型半导体层112 的表面上形成栅极氧化膜113B。栅极氧化膜113B的膜厚比沟槽氧化膜116 的膜厚薄。优选栅极氧化膜113B的膜厚约为20nm。接着，如图23所示，形成覆盖栅极氧化膜113B及沟槽氧化膜116的 多晶硅层118P，对多晶硅层118P进行杂质的掺杂。优选该杂质为N型杂 质。然后，如图24所示，在多晶硅层118P上的与沟槽氧化膜116局部重 叠的区域形成抗蚀层R13。接着，通过以抗蚀层R13为掩模，对多晶硅层 118P进行蚀刻，形成从各沟槽117延伸到沟槽氧化膜116上的栅电极118。 栅电极118在沟槽117之外的沟槽氧化膜116上相互连接。优选该蚀刻是 利用了C12气体的等离子蚀刻。然后，除去抗蚀层R13。接着，如图25所示，在N—型半导体层112中，通过沿垂直方向向 各沟槽17的周围离子注入P型杂质，形成P型主体层19。并且，通过沿 着各沟槽117的长边方向向主体层119的表面离子注入N型杂质，形成N 型源极层121。此外，为了调整主体层119和源极层121的活性化与杂质 分布，优选进行热处理。接着，如图26所示，形成覆盖栅极氧化膜113B及栅电极118的层间 绝缘膜124。在层间绝缘膜124上，形成通过设置于层间绝缘膜124的接 触孔H11与栅电极118连接的布线层125。另外，在层间绝缘膜124上形 成通过设置于栅极氧化膜U3B及层间绝缘膜124的接触孔H12与源极层 121连接的源电极123。在如此完成的晶体管中，如果从布线层125向栅电极118施加阈值以 上的电位，则沟槽117的侧壁的主体层119的表面反转为N型，形成沟道。 由此，可以在成为源电极123、漏极D的N—型半导体层112及N+型半 导体层111之间流动电流。而且，通过形成沟槽氧化膜116，在栅电极118的伸出部118S中可将 栅电极118与N—型半导体层112的角部112C的距离确保为较长，因此， 不仅可防止栅极漏电流的发生，而且可降低栅极电容(以栅电极118为上 部电极、栅极氧化膜113B及沟槽氧化膜116为电容绝缘膜、N—型半导 体层112为下部电极)。16此外，作为本实施方式的变形例，可以如图27所示，形成漏极伸出部126及漏电极127。该情况下，在形成层间绝缘膜124之前，在N—型 半导体层112上形成开口部112H，然后在该开口部112H内形成绝缘膜 128，掩埋漏极伸出部126。之后，形成层间绝缘膜124，并形成贯通层间 绝缘膜124的贯通孔H13，在该贯通孔H13内形成与漏极伸出部126连接 的漏电极127。另外，作为本实施方式的其他变形例，栅电极118可以不像图14所 示那样在沟槽氧化膜116上相互连接，而如图28的俯视图所示，按每个 沟槽117分离、孤立形成。其他的构成与图14同样。由此，在对多晶硅 层118P的蚀刻为等离子蚀刻时，由于由该多晶硅层118P构成的栅电极 118的面积减小，所以，可抑制对栅电极118的等离子损伤。从而，可提 高晶体管的可靠性。并且，为了提高晶体管的可靠性，可以在图28的结构的基础上，如 图29的俯视图那样，针对沟槽氧化膜116也按每个沟槽117 (即分离的每 个栅电极118)分离、孤立地形成。由此，可抑制因热处理时沟槽氧化膜 116的热膨胀而发生N—型半导体层112的结晶缺陷。[第三实施方式]参照附图对本发明的第三实施方式进行说明。图30是对本发明的第 三实施方式涉及的晶体管及其制造方法进行说明的俯视图。而图31的 (A) 图的40 (A)是沿着图30的E—E线的剖视图，图31的(B) 图40的(B)是沿着图30的F—F线的剖视图。在图30 图40中，对与 图14 图29相同的结构要素赋予了同一符号。在该晶体管中，如图40 所示，成为取代沟槽氧化膜116而使用LOCOS氧化膜133L的构造。其 他结构基本与第二实施方式相同。以下，参照附图，对本实施方式的晶体管及其制造方法进行说明。 如图31所示，与第二实施方式同样，在半导体基板110上形成N屮 型半导体层111及N—型半导体层112。接着，在N—型半导体层112上 形成硅氧化膜133A。然后，在硅氧化膜133A上形成具有开口部M14的 抗蚀层R14。接着，如图32所示，以抗蚀层R14为掩模，对开口部M14内的硅氧化膜133A进行蚀刻，将其除去。由此，在开口部M14内露出N—型半导 体层112。然后，如图33所示，以抗蚀层R14为掩模，对N—型半导体层112 进行蚀刻，形成沟槽134。接着，在除去抗蚀层RM及硅氧化膜133A之后，如图34所示，通 过热氧化处理，在沟槽134内形成栅极氧化膜133B。优选栅极氧化膜133B 的膜厚约为20nm。然后，如图35所示，通过CVD法，覆盖硅氧化膜133B地形成硅氮 化膜135，对该硅氮化膜135进行蚀刻。由此，使硅氮化膜135残存在沟 槽134的侧壁的栅极氧化膜133B上。接着，如图36所示，通过以硅氮化膜135为掩模的热氧化处理，形 成覆盖沟槽134的底部、沟槽134外侧的端部的LOCOS氧化膜133L。 LOCOS氧化膜133L的膜厚比原来的栅极氧化膜133B的膜厚厚。然后，如图37所示，形成覆盖栅极氧化膜133B及LOCOS氧化膜133L 的多晶硅层136P，对其进行杂质的掺杂。优选该杂质为N型杂质。之后，如图38所示，在多晶硅层136P上的与LOCOS氧化膜133L 局部重叠的区域形成抗蚀层R15。接着，通过以抗蚀层R15为掩模，对多 晶硅层136P进行蚀刻，形成从各沟槽134延伸到其之外的LOCOS氧化膜 133L上的栅电极136。栅电极136在沟槽134之外的LOCOS氧化膜133L 上相互连接。然后，除去抗蚀层R15。接着，如图39所示，在N—型半导体层112的表面与第二实施方式 同样地形成主体层119及源极层121。然后，如图40所示，形成覆盖LOCOS氧化膜133L及栅电极136的 层间绝缘膜124。在层间绝缘膜124上形成通过设置于层间绝缘膜124的 接触孔H11与栅电极136连接的布线层125。并且，在层间绝缘层124上 形成通过设置于层间绝缘膜124及LOCOS氧化膜133L的接触孔H12与 源极层121连接的源电极123。在如此完成的晶体管中，如果与第二实施方式同样，从布线层125向 栅电极U6施加阈值以上的电位，则沟槽134的侧壁的主体层119的表面 反转为N型，形成沟道。由此，可以在成为源电极123、漏极D的N—型半导体层112及N+型半导体层111之间流动电流。此外，通过在沟槽134 的侧壁残留硅氮化膜135，可以弥补栅极氧化膜133B的厚度，实现可靠 性的提高，但在期望低阈值化的情况下，可以除去硅氮化膜135。而且，通过形成LOCOS氧化膜133L，在栅电极136的伸出部136S 中可将栅电极136与N—型半导体层112的角部112C的距离确保为较长， 因此，不仅能防止栅极漏电流的发生，而且可降低栅极电容(以栅电极136 为上部电极、栅极氧化膜133B及LOCOS氧化膜133L为电容绝缘膜、N —型半导体层112为下部电极)。此外，作为本实施方式的变形例，可与第二实施方式的图27所示的 '情况同样，形成漏极伸出部126及漏电极127。该情况下，在形成层间绝 缘膜124之前，在N—型半导体层112上形成开口部112H，然后在该开 口部112H内形成绝缘膜128，掩埋漏极伸出部126。之后，形成层间绝缘 膜124，并形成贯通层间绝缘膜124的贯通孔H13，在该贯通孔H13内形 成与漏极伸出部126连接的漏电极127。另外，作为本实施方式的其他变形例，栅电极136可与第二实施方式 的图28所示的情况同样，按每个沟槽134分离、孤立地形成。该情况下， 也能够得到与第二实施方式同等的效果。[第四实施方式]参照附图对本发明的第四实施方式进行说明。该晶体管的概略俯视构 成与图30同样。下面参照附图，对本实施方式的晶体管及其制造方法进行说明。图41的(A) 图的47 (A)是沿着图30的E—E线的剖视图，图 41的(B) 图47的(B)是沿着图30的F—F线的剖视图。在图30、 图41 图47中，对与图30 图40同样的结构要素赋予同一符号。如图41所示，与第二实施方式同样地在半导体基板110上形成N+ 型半导体层lll及N—型半导体层112。在N—型半导体层112上形成具 有开口部141M的硅氧化膜141，作为硬质掩模。优选硅氧化膜141的厚 度约为100nm。接着，将硅氧化膜141作为掩模，对N—型半导体层112进行蚀刻， 与开口部141M对应形成具有短边和长边的沟槽144。然后，除去硅氧化19膜141。接着，如图42所示，对沟槽144内的N—型半导体层112的表面进 行热氧化处理，形成栅极氧化膜145。优选此时栅极氧化膜145的厚度约 为20nm。然后，贯通栅极氧化膜145，向N—型半导体层112中倾斜离子 注入氩等杂质。在该倾斜离子注入中，优选从沿着沟槽144的长边的方向 和沿着短边的方向，以约10度 45度的入射角对半导体基板110的水平 面进行离子注入。更优选该入射角相对半导体基板10的水平面约为30度。 另夕卜，在杂质为氩的情况下，优选离子注入的剂量为lX1016/cm2，加速能 约为40KeV。对于这样的离子注入而言，例如在沿着沟槽144的长边方向进行了第 一倾斜离子注入之后，向与之相反的方向进行第二倾斜离子注入。接着， 在沿着沟槽144的短边方向进行了第三倾斜离子注入之后，向与其相反的 方向进行第四倾斜离子注入。另外，作为上述之外的顺序，可以同时进行 第一 第四倾斜离子注入中的任意或全部。通过第一及第二倾斜离子注入，在沟槽144的侧面及底面的N—型半 导体层112、与沟槽144连接的N—型半导体层112的表面形成杂质注入 层。另一方面，根据第三及第四倾斜离子注入，在沟槽144的侧面上方的 N —型半导体层112和与沟槽144邻接的N—型半导体层112的表面形成 杂质注入层。即，第三及第四倾斜离子注入中，不向沟槽144的侧面的下 方及底面导入杂质。接着，通过进行热氧化处理，形成栅极氧化膜145。这里，在之前的 工序中，只有离子注入了杂质的区域被增速氧化。由此，如图43的(A) 所示，由于栅极氧化膜145中，在N—型半导体层112表面上的区域、沿 着沟槽144内的长边方向的底部、沿着沟槽144内的短边方向的侧壁处， 被充分注入了离子，所以，成为厚的氧化膜。另一方面，如图43 (B)所示，栅极氧化膜145中，在沟槽144的沿 着长边方向的侧壁的上部(即沟槽144的开口部附近)，由于被充分注入 了离子，所以成为厚的氧化膜，但比其靠下部的侧壁处没有成为厚的氧化 膜。栅极氧化膜145中成为厚氧化膜的区域的厚度比其他区域的厚度大约 10% 150%，优选大约30%以接着，如图44所示，按照覆盖栅极氧化膜145的方式形成多晶硅层 146P，对其进行杂质的掺杂。优选该杂质为N型杂质。然后，如图45所示，在多晶硅层146P上的与厚的栅极氧化膜145局 部重叠的区域形成抗蚀层R16。接着，通过以抗蚀层R16为掩模，对多晶 硅层146P进行蚀刻，形成从各沟槽144延伸到其之外的栅极氧化膜145 上的栅电极146。栅电极146与第三实施方式的栅电极136同样，在沟槽 144之外的栅极氧化膜145上相互连接。然后，除去抗蚀层R16。接着，如图46所示，与第二实施方式同样，在N—型半导体层112 中，在各沟槽144的周围形成主体层119及源极层121。并且，如图47 所示，形成覆盖栅极氧化膜145及栅电极146的层间绝缘膜124。在层间 绝缘膜124上形成通过设置于层间绝缘膜124的接触孔Hll与栅电极146 连接的布线层125。并且，在层间绝缘层124上形成通过设置于栅极氧化 膜145及层间绝缘膜124的接触孔H12与源极层121连接的源电极123。在如此完成的晶体管中，如果与第二实施方式同样，从布线层125向 栅电极146施加阈值以上的电位，则沟槽144的侧壁的主体层119的表面 反转为N型，形成沟道。由此，可以在成为源电极123、漏极D的N—型 半导体层112及N+型半导体层111之间流动电流。并且，由于沟槽144内的沿着短边方向的侧壁上的栅极氧化膜145成 为厚的氧化膜，所以，在栅电极146的伸出部146S中可将栅电极146与 N—型半导体层112的角部112C的距离确保为较长，不仅能防止栅极漏 电流的发生，而且可降低栅极电容(由栅电极146、栅极氧化膜145及N 一型半导体层112构成)。同样，由于沿着沟槽144的长边方向的侧壁的 上部(即沟槽144的开口部附近)处的栅极氧化膜也成为厚的氧化膜，所 以，能够更可靠地防止栅极漏电流的发生、降低栅极电容。另一方面，由于沿着沟槽144的长边方向的侧壁下部的栅极氧化膜 145比较薄，所以，可以减小晶体管的阈值。此外，作为本实施方式的变形例，可与第二实施方式的图27所示的 情况同样，形成漏极伸出部126及漏电极127。该情况下，在形成层间绝 缘膜124之前，在N—型半导体层112上形成开口部112H，在该开口部 112H内形成绝缘膜128，掩埋漏极伸出部126。之后，形成层间绝缘膜124，并形成贯通层间绝缘膜124的贯通孔H13，在该贯通孔H13内形成与漏极 伸出部126连接的漏电极127。另外，作为本实施方式的其他变形例，栅电极146可与第二实施方式 的图28所示的情况同样，按每个沟槽144分离、孤立地形成。该情况下， 也能够得到与第二实施方式同等的效果。此外，本发明不限定于上述实施方式，当然能够在不脱离其主旨的范 围内进行变更。例如，对N沟道型的晶体管进行了说明，但通过将源极层、 主体层等的导电型变更为相反导电型，还可将本发明应用到P沟道型晶体 管中。另外，本发明还能够应用到具有沟槽栅型的IGBT等掩埋栅电极的器 件中。
权利要求
1、一种沟槽栅型晶体管，其特征在于，具备半导体层；在形成于所述半导体层的沟槽之内形成，延伸到所述沟槽之外的所述半导体层上的栅极绝缘膜；形成在所述栅极绝缘膜上的栅电极；形成在所述半导体层的表面附近，与所述沟槽的侧壁上的所述栅极绝缘膜相接的主体层，所述栅极绝缘膜具备在与所述主体层相接的部分具有第一膜厚的第一栅极绝缘膜；在从所述沟槽内延伸到所述沟槽之外的所述半导体层上的部分，具有比所述第一膜厚厚的第二膜厚的第二栅极绝缘膜。
2、 根据权利要求l所述的沟槽栅型晶体管，其特征在于， 所述第二栅极绝缘膜在从所述沟槽内延伸到所述沟槽之外的所述半导体层上的部分为圆弧。
3、 根据权利要求1所述的沟槽栅型晶体管，其特征在于， 第二栅极绝缘膜与形成在所述半导体层表面的高耐压MOS晶体管的栅极绝缘膜同时形成。
4、 一种沟槽栅型晶体管的制造方法，其特征在于，包括 在半导体层上形成沟槽的工序；通过对形成了所述沟槽的半导体层进行热氧化，在包括所述沟槽内的 所述半导体层的表面形成氧化膜的工序；选择性地除去所述沟槽内的活性化区域的所述氧化膜的工序；在选择性地除去了所述氧化膜之后，通过对形成了所述沟槽的所述半 导体层进行热氧化，在所述沟槽内的活性化区域上形成具有第一膜厚的第 一栅极氧化膜，并且在非活性化区域形成具有比所述第一膜厚厚的第二膜 厚的第二栅极氧化膜的工序；该栅电极隔着所述第一及第二栅极氧化膜形成在所述沟槽内，并隔着 所述第二栅极氧化膜延伸到所述沟槽之外形成栅电极的工序；在所述沟槽的侧壁上与所述第一栅极氧化膜相接地形成主体层的工序。
5、 根据权利要求4所述的沟槽栅型晶体管的制造方法，其特征在于，在形成所述氧化膜的工序中，按照所述氧化膜在从所述沟槽内延伸到 所述沟槽之外的所述半导体层上的部分为圆弧的方式进行热氧化。
6、 一种沟槽栅型晶体管，其特征在于，具备 半导体层；在形成于所述半导体层的沟槽内形成的栅极绝缘膜； 在所述沟槽的端部与所述栅极绝缘膜相接而形成，具有比所述栅极绝 缘膜厚的膜厚的厚绝缘膜；覆盖所述沟槽内的所述栅极绝缘膜并延伸到所述厚绝缘膜上的栅电极；形成在所述半导体层的表面附近，与所述沟槽的侧壁的所述栅极绝缘 膜相接的主体层。
7、 根据权利要求6所述的沟槽栅型晶体管，其特征在于， 所述厚绝缘膜是元件分离用的沟槽绝缘膜。
8、 根据权利要求7所述的沟槽栅型晶体管，其特征在于， 所述沟槽绝缘膜比所述沟槽深地形成。
9、 根据权利要求6所述的沟槽栅型晶体管，其特征在于， 所述厚绝缘膜是LOCOS氧化膜。
10、 一种沟槽栅型晶体管，其具备 半导体层；在形成于所述半导体层的多个沟槽内形成的栅极绝缘膜； 在所述多个沟槽的端部与所述栅极绝缘膜相接而形成，具有比所述栅极绝缘膜厚的膜厚的厚绝缘膜；覆盖各沟槽内的所述栅极绝缘膜并延伸到所述厚绝缘膜上的多个栅电极；形成在所述半导体层的表面附近，与所述多个沟槽的侧壁的所述栅极 绝缘膜相接的主体层，其中，所述多个栅电极相互孤立。
11、 根据权利要求10所述的沟槽栅型晶体管，其特征在于，与所述多个栅电极相对应地分割所述厚绝缘膜。
12、 一种沟槽栅型晶体管的制造方法，其特征在于，包括 在半导体层的表面形成具有短边和长边的沟槽的工序； 通过从沿着所述沟槽的长边的方向倾斜离子注入杂质，向所述沟槽的侧壁及底面的所述半导体层、及与所述沟槽邻接的半导体基板的表面，导 入杂质的第一离子注入工序；通过从沿着所述沟槽的短边的方向倾斜离子注入杂质，向所述沟槽的 侧壁上方的所述半导体层及与所述沟槽邻接的半导体基板的表面，导入杂质的第二离子注入工序；基于增速氧化，在通过所述第一及第二离子注入工序导入了杂质的部 分形成具有厚的膜厚的栅极绝缘膜的工序；该栅电极从所述沟槽内，隔着通过所述增速氧化而形成的具有厚的膜 厚的栅极绝缘膜，延伸到所述沟槽之外的半导体层上形成栅电极的工序。
13、 根据权利要求12所述的沟槽栅型晶体管的制造方法，其特征在于，所述杂质是氩。
全文摘要
本发明提供一种防止栅极漏电流的发生，并降低栅极电容的沟槽栅型晶体管。其在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)中，在N-型半导体层(12)中成为晶体管的活性化区域的区域形成薄的硅氧化膜(15B)。另一方面，在不成为活性化区域的区域形成比硅氧化膜(15B)厚的硅氧化膜(15A)。并且，形成从沟槽(14)内向外延伸的伸出部(16S)与硅氧化膜(15A)相接的栅电极(16)。由此，在栅电极(16)的伸出部(16S)中，由于可将栅电极(16)与N-型半导体层(12)的角部(12C)的距离确保为较长，所以，不仅可防止栅极漏电流的产生，而且可降低栅极电容。
文档编号H01L21/336GK101584048SQ200880000659
公开日2009年11月18日 申请日期2008年9月26日 优先权日2007年9月28日
发明者山冈义和, 岛田聪, 田部智规, 藤田和范 申请人:三洋电机株式会社