专利名称：利用半导体pn结结电容构成的电容器及其制作方法
技术领域：
本发明涉及微电子器件技术领域，特别涉及一种主要用于中频(200MHZ-2. 5GHz)退耦等场合的利用半导体PN结结电容构成的电容器及其制作方法。
背景技术：
退耦电容器广泛地用于各种电子系统中，它一般连接于电子系统中的供电网络中 的电源与地之间，利用电容频率越高阻抗越小的原理，将电源网络中的高频噪声减少，从而 对电源网络中的噪声起到抑制作用。实际应用中，由于电容器固有的寄生电感和电阻，任何一种电容器都不可能做到 从低频到高频的全频段退耦。一般来说，电容器容值越大，对低频退耦效果就越好，但是体 积就越大，寄生电感和电阻也越大，对高频的退耦效果就越差；电容器容值越小，体积就越 小，寄生电感和电阻就越小，因此可用于高频，但由于容值小，低频退耦效果就差。为满足宽带退耦，一般是将多个不同容值的电容器并联起来，大容值电容器对低 频分量退耦，小容值电容器对高频分量退耦。这种解决方案对电子系统空间没有限制时是 可行的，但对电子系统空间有严格限制时就不可行。显然，最理想的情况是一个电容器具有 大的容值和小的寄生电感与电阻。因为寄生电感和电阻与体积成正比，体积越大，寄生电感 与电阻就越大。所以另一个说法是，最理想的退耦电容器是具有最小的体积和最大的容值。现在用于中频退耦(500MHz到几个GHz之间)的退耦电容器一般为多层陶瓷表面 贴装电容器(MLCC)，尺寸为0201 (0.6 X 0.3 X 0.3毫米)或0402 (1. 0 X 0. 5 X 0. 5毫米)。它 是由印好电极(内电极)的陶瓷介质膜片以错位的方式叠合起来，经过一次性高温烧结形 成陶瓷芯片，再在芯片的两端封上金属层(外电极)，从而形成一个类似独石的结构体，故 也叫独石电容器。该贴片电容器仍然需要通过引线与电路连接，增加了寄生参数对性能的 不利影响。本发明提出的利用半导体P区、N区界面处所形成的空间电荷区所具有的独特电 容性质，使用传统的微电子工艺半导体制造技术，来实现大容值电容在硅上的集成。将PN 结作为电容使用不是一个新颖的概念，早在1968年，通用公司的Raymond A. Sigsbee等 人在"voltage-Variable capacitorwith extendible PN Junction Region，，(专利号 766605)中利用PN结结电容随外加电压变化的特点制作可变电容用作调谐。台湾半导体制 造公司的 Hslen-Te 等人在"Reverse-Biasd PN Diode Decoupling Capacitor”(专利号 2008/0122036)中将PN结结电容效应应用于集成电路的芯片电源供电中的退耦。英特尔公 司 Jung S. Kang 等人在“Intrinsic Decoupling capacitor”中也提到了将 PN 结作为退耦 电容用在集成电路中。因为这种电容在集成电路芯片上，面积一般都很小，从几平方微米到 几十平方微米左右，而且他们不是独立的，通常与其他电路集成在一起。将大面积PN结所形成的电容以独立的形式直接制成退耦电容器，以表面贴装方 式，用于中频退耦的电子封装或系统中尚未见报道。这种电容器还具备一种与通常电容器 不同的另一特点当反向电压增大到某一数值时，将出现反向击穿，在一定反向电流范围内反向电压不随电流变化，从而可以在相当程度上减小静电、电涌等对电路的影响。该电容可以利用倒装芯片技术(Flip-Chip)，引线键合技术(wire-bond)直接以裸片的形式贴装在 PCB板等基材表面，实现电容退耦与稳压作用的结合。特别是Flip-Chip技术，它是在芯片 的输入/输出端利用平面工艺制成焊料凸点，将芯片面朝下，直接贴装在基片上，利用回流 焊工艺使芯片焊料凸点和基板焊盘之间形成焊点，实现芯片与基板的电、热、机械连接。焊 料凸点互连的优点在于省略了芯片和基板之间的引线，起电连接作用的焊点路径短、接触 面积大、寄生电感/电容小，封装密度高，利用此发明制作的退耦电容可用Flip-Chip工艺 实现器件与基板的最短连接。此外，由于本发明所涉及的退耦电容器在电极的设计上具有特殊的结构，其电极 本身具有极低的寄生电感，可进一步提高退耦性能。因此，两者结合可以最大程度地减小贴 片电容寄生参数的影响。使用该发明的退耦电容可以替代传统的贴片电容器，可广泛应用 于系统或封装，尤其是系统级封装(System-in-Package SiP, System-on-Package SoP)中 的中频退耦。
发明内容
(一)要解决的技术问题有鉴于此，本发明的主要目的在于提供一种利用半导体PN结结电容构成的电容 器及其制作方法。(二)技术方案为达到上述目的的一个方面，本发明提供了一种利用半导体PN结结电容构成的 电容器，该电容器以一块半导体作为基材，其电容是半导体PN结的结电容，具体包括在一块高掺杂低阻的P型或N型半导体基材上采用扩散法或离子注入法在特定区 域内形成的PN结；在形成PN结的半导体的N型区域和P型区域上采用热蒸发法、电子束蒸发法或溅 射法制作的一金属膜层；在该金属膜层上采用电镀方法或丝网印刷方法制作的电极凸点；以及在半导体基材的两面或只在刻蚀区域面引出的电极。上述方案中，所述高掺杂低阻的P型或N型半导体基材，其厚度可根据实际需要或 工艺条件进行减薄，厚度范围为数十微米到数百微米。上述方案中，所述PN结的面积范围为数平方微米到数平方毫米，甚至于数平方厘 米。上述方案中，所述金属膜层作为与半导体的欧姆接触和电镀起镀层，N型区和P型 区的金属起镀层相互绝缘。上述方案中，为区分N型和P型极性，N型区和P型区的凸点可制作成不同形状， 或不同大小，或不同排列，或不同数目。 上述方案中，所述引出的电极分别在基材的两面，或者只在刻蚀区域面上，且N型 区和P型区的电极相互绝缘。 为达到上述目的的另一个方面，本发明提供了一种利用半导体PN结结电容构成 的电容器的制作方法，其特征在于，该方法包括
在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成PN结；在形成PN结的半导体的N型区域和P型区域上制作一金属膜层；在该金属膜层上制作电极凸点；以及
在半导体基材的两面或只在刻蚀区域面上引出电极。上述方案中，所述在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成 PN结之前，进一步包括在半导体基材特定区域用干法或湿法刻蚀出一定深度的沟道或岛 的阵列，以增加电容器的表面积，进而增加电容器容值。上述方案中，所述在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成 PN结，采用扩散法或离子注入法实现。上述方案中，所述在形成PN结的半导体的N型区域和P型区域上制作一金属膜 层，采用热蒸发法、电子束蒸发法或溅射法实现。上述方案中，所述在该金属膜层上制作电极凸点，采用电镀方法或丝网印刷方法 实现。(三)有益效果本发明提供的这种利用半导体PN结结电容构成的电容器及其制作方法，利用传 统的微电子加工工艺，制作的电容器具有结构简单，电容密度大，寄生参数小，制作工艺过 程简单等优点。理论分析与实测表明，由于半导体PN结的独特性质，该电容器可工作在相 当高的频率，可用于中频(200MHz至数个GHz)的退耦或其他场合。同时由于半导体PN结固 有的特性，该电容器还具有传统电容器所不具有的一个重要特点，即对静电和电涌有防护 功能，可广泛用于高频高速高功率电子系统中的退耦、滤波、匹配、静电和电涌防护等场合。
图1是含有本发明的印刷电路板示意图。其中101-多层印刷电路板衬底；102-表面贴装原件；103-用于互联的盲孔；104-采用倒装焊(flip-chip)形式使用的本发明的电容器；105-信号线；106-采用线焊(wire band)形式使用的本发明的电容器；107-内埋式电阻；108-多层印刷电路板core层；109-用于互联的通孔；110-BGA封装中的焊锡球；图2a是PN结作为电容器的工作原理。其中201-外加正向偏压增大时空间电荷区的电荷数目；图2b是PN结作为电容器的工作原理。其中202-外加正向偏压减小时空间电荷区的电荷数目；图3a是本发明提供的两电极在同一面的电容器截面示意图。其中301-电容器的半导体低阻基底材料；
302-与基底材料极性相反的高掺杂区；303-电容器的实际工作区域，即空间电荷区；
304-起绝缘保护作用的介质层；305-电容器掺杂区电极；306-电容器基底电极；图3b是本发明提供的两电极在两表面的电容器截面示意图。其中301-电容器的半导体低阻基底材料；302-与基底材料极性相反的高掺杂区；303-电容器的实际工作区域，即空间电荷区；304-起绝缘保护作用的介质层；305-电容器掺杂区电极；306-电容器基底电极；图4是电容器的电极分布俯视图。其中401-电容器基底电极；402-电容器掺杂区电极；图5是本发明提供的制作利用半导体PN结结电容构成的电容器的方法流程图；图6是本发明电容器典型的电抗绝对值与频率的实测结果。图7是本发明电容器典型的实测电容值。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。本发明利用半导体PN结结电容取代传统的MIM “三明治”结构电容，利用其高频 特性佳，反向漏电流小的特点，应用于退耦电路中。半导体的PN结结电容包括了势垒电容 和扩散电容两部分，势垒电容是由于PN结上外加电压的变化，引起了电子和空穴在势垒区 的“存入”和“取出”现象，导致势垒区的空间电荷数量随外加电压而变化，这一现象等同于 电容器的充放电作用。而扩散电容是由于扩散区的电荷数量随外加电压的变化所产生的电 容效应。两种电容的空间电荷区的电荷量均会随着电压变化，均是可变电容，如图2所示。由于PN结的另一特性是正向导通反向截止，在反向时只存在势垒电容，且在反偏 时漏电流小，因此，本发明是在一块半导体基片上用扩散法或离子注入法制作PN结，利用 PN结反偏时的势垒电容构成一个电容器。由于该电容器的容值具有单位面积电容密度大， 寄生参数小，工作频率高，PN结面积大，引出电极灵活等特点，故可用于退耦。这种电容器的 另一个独特的性质是当反向偏压增加到一定限度时，由于PN结具有的反向击穿特性，因此 该电容用于退耦时，还可以防止静电或电涌等现象的发生。该PN结结构电容器包含与MIM 结构对应的起上下两电极作用的PN极电极和起电容作用的PN结及其构成的空间电荷区。此外，为了增加电容器在单位面积上的电容量，还可以根据需要利用半导体工艺 所具有的特点对基材加工成具有一定形状的三维图形，以增加电容的有效面积从而达到增 大容值的目的。三维形状的种类很多，如沟槽型，方柱型，圆柱型等，这是一般的贴片电容器 所不能做到的。由于微电子加工工艺中光刻工艺具有相当大的灵活性，本退耦电容在电极的设计上可具有特殊的结构，如图4a、b所示，其多点接触或长矩形电极形状具有极低电感 的特性，进一步降低了寄生电感对器件性能的影响。此外，由于该退耦电容是以“裸片”的形式置于PCB等基材表面的，可以根据实际 电路中有源无源器件分布情况将该退耦电容器的引出电极置于器件的同一表面，或者分别 置于两表面，以进一步减小寄生参数的影响。其引出电极分布的灵活性也是一般贴片电容 所不具有的。如图3a和图3b所示，本发明提供的这种利用半导体PN结结电容构成的电容器， 以一块半导体作为基材，其电容是半导体PN结的结电容，具体包括在一块高掺杂低阻的P型或N型半导体基材上采用扩散法或离子注入法在特定区 域内形成的PN结；在形成PN结的半导体的N型区域和P型区域上采用热蒸发法、电子束蒸发法或溅 射法制作的一金属膜层；在该金属膜层上采用电镀方法或印刷方法制作的电极凸点；以及在半导体基材的两面或者只在刻蚀区面引出的电极。高掺杂低阻的P型或N型半导体基材，其厚度可根据实际需要或工艺条件进行减 薄，厚度范围为数十微米到数百微米。PN结的面积范围为数平方微米到数平方毫米，甚至于 数平方厘米。金属膜层作为与半导体的欧姆接触和电镀起镀层，N型区和P型区的金属起 镀层相互绝缘。为区分N型和P型极性，N型区和P型区的凸点可制作成不同形状，或不同 大小，或不同排列，或不同数目。引出的电极分别在基材的两面，或者只在刻蚀区面上，且N 型区和P型区的电极相互绝缘。图4示出了电容器的电极分布俯视图。其中401是电容器基底电极；402是电容 器掺杂区电极。图5示出了本发明提供的制作利用半导体PN结结电容构成的电容器的方法流程 图，该方法包括步骤501 在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成PN结；步骤502 在形成PN结的半导体的N型区域和P型区域上制作一金属膜层；步骤503 在该金属膜层上制作电极凸点；步骤504 在半导体基材的两面或只在刻蚀区面上引出电极。步骤501中所述在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成PN结之前，可根据需要进一步包括在半导体基材特定区域用干法或湿法刻蚀出一定深度的 沟道或岛的阵列，以增加电容器的表面积，进而增加电容器容值。步骤501中所述所述在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成PN结，采用扩散法或离子注入法实现。步骤502中所述所述在形成PN结的半导体的N型区域和P型区域上制作一金属 膜层，采用热蒸发法、电子束蒸发法或溅射法实现。步骤503中所述所述在该金属膜层上制作电极凸点，采用电镀方法或丝网印刷方 法实现。本发明根据实际使用情况至少有三种形式凸点焊(或倒装焊)形式，线焊形式和 凸点/线焊混合形式。不同形式除电极制作外其他步骤都一样。以下以两电极在基材同一面，用于凸点焊形式的电容器为例步骤1、首先选择某种适当的半导体基材，如电阻率低、掺杂度高的P型硅片；步骤2、在此硅片上用薄膜生长方法，如热氧化，PECVD等，生长起保护及绝缘作用 的介质层304 ；步骤3、在该薄膜上用湿法或者干法刻蚀出所需要的电容图形，包括介质层的“窗 口”、电极图形以及微电机结构的三维图形；步骤4、为在本底材料表面处形成PN结，需进行与本底材料极性相反的掺杂，用离 子注入法或者扩散法等，使得在表面处形成高掺杂的异型层302 ；步骤5、为同时与P区、N区电极形成欧姆接触，选择合适的金属材料，如Al、Ti/Au 等材料等进行电极的制备，如电子束蒸发、溅射等方法将金属蒸镀在电极区305、306表面；步骤6、为形成良好的欧姆接触，对形成的电极进行热处理，尽可能的降低金属半 导体的接触电阻；步骤7、利用晶圆丝网印刷机或电镀和回流技术在电极区域305、306制成凸点焊 时所需要的凸点；步骤8、对制备好的晶圆片图形表面进行保护，对下表面进行减薄至需要的厚度；步骤9、将晶圆进行切割，制成单独的电容器，完成本发明的电容器制作。若电容器的两电极制作在基材的两表面，则在上述步骤5前进行晶圆的减薄，再 进行上电极的制作，在上述步骤8后进行下电极的制作，制作方法与步骤5相同，只是金属 电极在基材的另一表面。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
一种利用半导体PN结结电容构成的电容器，其特征在于，该电容器以一块半导体作为基材，其电容是半导体PN结的结电容，具体包括在一块高掺杂低阻的P型或N型半导体基材上采用扩散法或离子注入法在特定区域内形成的PN结；在形成PN结的半导体的N型区域和P型区域上采用热蒸发法、电子束蒸发法或溅射法制作的一金属膜层；在该金属膜层上采用电镀方法或丝网印刷方法制作的电极凸点；以及在半导体基材的两面或者只在刻蚀区面引出的电极。
2.根据权利要求1所述的利用半导体PN结结电容构成的电容器，其特征在于，所述高 掺杂低阻的P型或N型半导体基材，其厚度可根据实际需要或工艺条件进行减薄，厚度范围 为数十微米到数百微米。
3.根据权利要求1所述的利用半导体PN结结电容构成的电容器，其特征在于，所述PN 结的面积范围为数平方微米到数平方毫米，甚至于数平方厘米。
4.根据权利要求1所述的利用半导体PN结结电容构成的电容器，其特征在于，所述金 属膜层作为与半导体的欧姆接触和电镀起镀层，N型区和P型区的金属起镀层相互绝缘。
5.根据权利要求1所述的利用半导体PN结结电容构成的电容器，其特征在于，为区分 N型和P型极性，N型区和P型区的凸点可制作成不同形状，或不同大小，或不同排列，或不 同数目。
6.根据权利要求1所述的利用半导体PN结结电容构成的电容器，其特征在于，所述引 出的电极分别在基材的两面，或者只在刻蚀区面上，且N型区和P型区的电极相互绝缘。
7.一种利用半导体PN结结电容构成的电容器的制作方法，其特征在于，该方法包括在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成PN结；在形成PN结的半导体的N型区域和P型区域上制作一金属膜层；在该金属膜层上制作电极凸点；以及在半导体基材的两面或只在刻蚀区面上引出电极。
8.根据权利要求7所述的利用半导体PN结结电容构成的电容器的制作方法，其特征在 于，所述在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成PN结之前，进一步 包括在半导体基材特定区域用干法或湿法刻蚀出一定深度的沟道或岛的阵列，以增加电容 器的表面积，进而增加电容器容值。
9.根据权利要求7所述的利用半导体PN结结电容构成的电容器的制作方法，其特征在 于，所述在一块高掺杂低阻的P型或N型半导体基材的特定区域内形成PN结，采用扩散法 或离子注入法实现。
10.根据权利要求7所述的利用半导体PN结结电容构成的电容器的制作方法，其特征 在于，所述在形成PN结的半导体的N型区域和P型区域上制作一金属膜层，采用热蒸发法、 电子束蒸发法或溅射法实现。
11.根据权利要求7所述的利用半导体PN结结电容构成的电容器的制作方法，其特征 在于，所述在该金属膜层上制作电极凸点，采用电镀方法或丝网印刷方法实现。
全文摘要
本发明公开了一种利用半导体PN结结电容构成的电容器及其制作方法。该电容器以一块半导体作为基材，其电容是半导体PN结的结电容，具体包括在一块高掺杂低阻的P型或N型半导体基材上采用扩散法或离子注入法在特定区域内形成的PN结；在形成PN结的半导体的N型区域和P型区域上采用热蒸发法、电子束蒸发法或溅射法制作的一金属膜层；在该金属膜层上采用电镀方法或丝网印刷方法制作的电极凸点；根据实际需要，引出电极可以在半导体基材的两面，或者只在刻蚀区面。本发明制作的电容器，具有结构简单，电容密度大，寄生参数小，制作工艺过程简单等优点，该电容还具有对静电和电涌的防护功能，可广泛用于高频高速高功率电子系统中。
文档编号H01L21/329GK101814531SQ200910077360
公开日2010年8月25日 申请日期2009年2月19日 优先权日2009年2月19日
发明者万里兮, 吕垚, 李宝霞 申请人:中国科学院微电子研究所