半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种具有存储器器件如MTJ(磁隧道结)器件的半 导体器件和一种用于制造该半导体器件的方法。
背景技术：
M R A M是用以通过使用存储器器件中的磁物质并且控制磁物 质中的磁化定向来存储数据的存储器、即用以通过在电子的自旋中 存储信息来保持数据的存储器，并且电路被构造成可随机存取。有 作为MRAM中所用存储器器件的MTJ器件。这里，术语"MTJ器件" 在说明书中用作为包括TMR (隧道磁电阻)器件的概念。
MTJ器件一般被制造成电耦合到作为形成于MTJ器件上方的 传导层的上布线。具有上布线的结构及其制造方法的例子是在日本 待审专利公开号2007-53315中公开的磁存储器器件及其制造方法。

发明内容
如上所言，MRAM使用磁材料作为存储器器件(MTJ器件)。 从磁材料的磁性质中的热阻观点来看需要在低温施加在形成MTJ器 件之后的布线工艺。因而，希望在低温工艺中形成上布线如Cu布线。
然而顾虑的是在低温形成Cu布线(上布线)受到类似地在低 温形成于Cu布线上方的层间电介质膜的质量脆弱等的影响并且影 响上布线的可靠性。已经设计本发明以便解决上述问题(顾虑)，而本发明的一个 目的在于获得这样一种半导体器件和用于制造该半导体器件的方
法，该半导体器件允许形成可靠性高的上布线而对用于MTJ器件的 磁材料的性质无有害影响。
在根据本发明的一个实施例中，形成于MTJ器件部分之上并 且形成于包层上方的氮化硅膜由包括拉伸应力氮化硅膜和压缩应力 氮化硅膜的分层结构构成，该包层构成电耦合到MTJ器件部分的上 布线部分。
根据实施例，由于可以通过相对低功率的制造方法来形成拉伸 应力氮化硅膜和压缩应力氮化硅膜两者，所以通过使对MTJ器件部 分的破坏最小化来防止对MTJ器件部分中的磁膜性质的不利影响。
此外，由于压缩应力氮化硅膜具有提高上布线部分的可靠性的 功能，所以可以表现出提高上布线部分的可靠性的效果。


图1是示出根据本发明第一实施例的MRAM中的MTJ器件部 分的平面结构的平面图。
图2是示出根据第一实施例的MRAM的制造方法的截面图。 图3是示出根据第一实施例的MRAM的制造方法的截面图。 图4是示出根据第一实施例的MRAM的制造方法的截面图。 图5是示出根据第一实施例的MRAM的制造方法的截面图。 图6是示出根据第一实施例的MRAM的制造方法的截面图。 图7是示出根据第一实施例的MRAM的制造方法的截面图。 图8是示出根据第一实施例的MRAM的制造方法的截面图。 图9是示出根据第一实施例的MRAM的制造方法的截面图。 图IO是示出根据第一实施例的MRAM的制造方法的截面图。 图11是示出根据第一实施例的MRAM的制造方法的截面图。 图12是示出根据第一实施例的MRAM的制造方法的截面图。 图13是示出根据第一实施例的MRAM的制造方法的截面图。
7图14是示出根据第一实施例的MRAM的制造方法的截面图。 图15是示出根据第一实施例的MRAM的制造方法的截面图。 图16是示出根据第一实施例的MRAM的制造方法的截面图。 图17是示出根据第一实施例的MRAM的制造方法的截面图。 图18是示出根据第一实施例的MRAM的制造方法的截面图。 图19是示出根据第一实施例的MRAM的制造方法的截面图。 图20是示出根据第一实施例的MRAM的制造方法的截面图。 图21是示出根据第一实施例的包括布线结构的存储器单元部 分的平面结构的平面图。
图22(a)至22 的截面图。
图23(a)至23 的截面图。
图24(a)至24 的截面图。
图25(a)至25 的截面图。
图26(a)至26 的截面图。
图27(a)至27 的截面图。
图28(a)至28 的截面图。
图29(a)至29 的截面图。
图30(a)至30 的截面图。
图31(a)至31 的截面图。
(c)是示出根据第一 (c)是示出根据第一 (c)是示出根据第一 (c)是示出根椐第一 (c)是示出根据第一 (c)是示出根据第一 (c)是示出根据第一 (c)是示出根据第一 (c)是示出根据第一 (c)是示出根据第
实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法 一实施例的MRAM的制造方法图32是示出图30(a)至30(c)中的存储器单元部分中的标注区 中的展开结构的说明图。
图33是示出当在MTJ器件中的上布线上方形成氮化硅膜时所 用射频功率与MTJ器件的切换电流变化之间关系的图。
图34(a)至34(c)是示出根据本发明第二实施例的MRAM的结 构的截面图。
图35(a)至35(c)是示出根据本发明第三实施例的MRAM的结 构的截面图。
图36(a)至36(c)是示出根据本发明第三实施例的MRAM的结 构的修改例子的截面图。
具体实施方式
[第一实施例〗
图1是示出根据本发明第一实施例的MRAM中的存储器单元 部分(存储器单元形成区)的平面结构的平面图。如图中所示，在 平面图中具有矩形形状的下电极EB1形成于半导体衬底100上方， 而在平面图中具有椭圆形状的MTJ器件(MD1)(上电极ET1)形 成于下电极EB1上方的右侧上。另外，在平面图中具有与下电极EB1 相同的矩形形状的氮化硅膜33被形成为覆盖MTJ器件MD1。另夕卜， 通孔40形成于MTJ器件MD1的中心。
图2至图20是示出根据第一实施例的MRAM的制造方法的截 面图。这里，图2至图20是在图1中的线A-A上获得的截面图。图 21是示出根据第一实施例的包括布线结构的存储器单元部分的平面 结构的平面图。图22至图31是示出根据第一实施例的MRAM的制 造方法的截面图。这里，在图22至图31的各图中，(a)代表在图21 中的线X-X获得的截面图，(b)代表在图21中的线Y-Y上获得的截 面图，而(c)代表在与存储器单元部分不同的外围电路部分处的横截 面结构。下文参照图2至图31说明用于制造根据第一实施例的 MRAM的方法。首先如图2中所示，器件隔离区2有选择地形成于半导体衬底 100的上层部分。在器件隔离区2、 2之间的半导体衬底100的上层 部分充当其中形成晶体管等的有源区1。
然后如图3中所示，通过引入第一导电类型的杂质，在半导体 衬底100的上层部分形成阱区lw。
接着如图4中所示，栅极电介质膜11形成于在阱区lw上方， 而栅极电极12有选择地形成于栅极电介质膜11上方。阱区lw在栅 极电极12之下的表面限定为沟道区lc。
接着如图5中所示，第二导电类型(与第一导电类型相反的导 电类型)的杂质以自对准方式注入和扩散到栅极电极12中，而随后 双层结构的侧壁13形成于栅极电极12的侧面之上。随后，通过以 自对准方式将第二导电类型杂质注入和扩散到栅极电极12和侧壁 13中来形成在沟道区lc的附近具有扩展区的成对源极/漏极区14、 14。结果形成包括沟道区lc、栅极电介质膜11、栅极电极12和源 极/漏极区14的MOS晶体管Ql。
接着如图6中所示，例如CoSi或者NiSi的硅化物区15形成 于源极/漏极区14、 14和栅极电极12各自的表面上。
接着如图7中所示，层间电介质膜16形成于整个表面上方， 而以穿过层间电介质膜16的方式有选择地形成接触塞17。接触塞 17在成对源极/漏极区14、 14之一中电耦合到硅化物区15。
进一步，如图8中所示，氮化物膜41和层间电介质膜18 (作 为氧化物膜)层叠在整个表面上方，而以穿过氮化物膜41和层间电 介质膜18的方式有选择地形成Cu布线19。结果，Cu布线19的一 部分电耦合到接触塞17。以这一方式，Cu布线19形成为第一分层 金属布线。
接着如图9中所示，氮化物膜42以及层间电介质膜20和21 (作为氧化物膜)层叠在整个表面上方，而以穿过氮化物膜42和层 间电介质膜20的方式有选择地形成细孔72。另外，在包括细孔72 的区域中以穿过层间电介质膜21的方式有选择地形成布线孔62，而随后通过嵌入于细孔72和布线孔62中来形成Cu布线22。 Cu布线 22电耦合到Cu布线19 (Cu布线19电耦合到接触塞17)。以这一 方式，Cu布线22通过大马士革技术形成为第二分层金属布线。
随后如图IO中所示，氮化物膜43以及层间电介质膜23和24 (包括氧化物膜)形成于整个表面上方，而以穿过氮化物膜43和层 间电介质膜23的方式有选择地形成细孔73。另外，在包括细孔73 的区域中以穿过层间电介质膜24的方式有选择地形成布线孔63。随 后，用于磁屏蔽的包层51通过溅射方法形成于布线孔63和细孔73 的侧面和底面上方。作为包层51的组成材料，矫顽/磁力小并且残留 磁化少、但是磁性质相对于磁场呈线性的材料(钴、铁、镍等或者 其化合物(例如NiFe))是合乎需要的。
然后如图11中所示，填充细孔73和布线孔63并且形成Cu 布线25 (引线25r和数字线25d(字线))。然后，引线25r电耦合 到Cu布线22。以这一方式，通过大马士革技术来形成作为第三分 层金属布线的Cu布线25和包层51。
随后如图12中所示，包括氮化硅膜的层间电介质膜26形成于 整个表面上方，而在存储器单元部分中在引线25r的区域中以穿过一 部分的方式有选择地形成通孔9。
然后如图13中所示，阻挡金属层28形成于包括通孔9的内部 的整个表面上方，而通路嵌入金属层29形成于阻挡金属层28上方。
接着如图14中所示，向阻挡金属层28和通路嵌入金属层29 施加CMP处理，而仅保留通孔9中的阻挡金属层28和通路嵌入金 属层29。
随后如图15中所示，下电极层30、 MTJ膜31和上电极层32 层叠在整个表面上方。这里，下电极层30和上电极层32例如使用 T a作为组成材料并且例如通过溅射方法来形成。
接着如图16中所示，用图中未示出的构图的抗蚀剂来构图 MTJ膜31和上电极层32，并且获得MTJ器件MD1和上电极ET1。 MTJ器件MD1和上电极ET1构成MTJ器件部分。接着如图17中所示，氮化硅膜33形成于包括MTJ器件部分 (MTJ器件MD1和上电极ET1)的整个表面上方。结果，氮化硅膜 33直接地形成于MTJ器件MD1的表面和侧面上。然后，抗蚀剂图 案34通过光刻技术有选择地形成于氮化硅膜33上方。
另外如图18中所示，通过使用抗蚀剂图案34作为掩模通过干 蚀刻技术来构图氮化硅膜33和下电极层30，因此获得构图的氮化硅 膜33和下电极EB1。
以这一方式，同时构图氮化硅膜33和下电极层30,因此在构 图下电极层30时MTJ器件MD1的表面和侧面由氮化硅膜33保护。 结果可以有效地阻止出现MTJ器件MD1由下电极层30的残留物沉 积到MTJ器件MD1的侧面上造成的漏电。因此，由于用相同掩模 形成氮化硅膜33和下电极层30，所以在工艺中的变化内在平面图中 获得相同形状。
图19是示出图18中的标注区vl的展开结构的说明图。这里， 在图中未示出氮化硅膜33。如图中所示，在下电极EB1上方获得包 括MTJ器件MD1和上电极ET1的MTJ器件部分。这里，MTJ器件 MD1的具体结构采用包括下磁膜6 (固定层)(包括铁磁膜，比如 合金膜或者非晶膜，该膜例如包含Co、 Fe和Ni)、隧道电介质膜7 (例如包括Al203或者MgO)和上磁膜8 (自由层)的分层结构。
然后如图20中所示，包括Si02的层间电介质膜35a (第一电 介质区)以覆盖包括氮化硅膜33的整个MTJ器件部分的方式形成 于整个表面上方。这时，在存储器单元部分中，即使氢和湿气从层 间电介质膜35a扩散，氮化硅膜33的存在仍然使得可以阻止对MTJ 器件MD1的磁破坏。另外，通过向层间电介质膜35a施加CMP处 理来平坦化层间电介质膜35a。
下文参照图22至图31中的截面图进行说明。在参照图22至 图31的说明之前，说明在完成图21中所示上布线之后的MRAM的 平面结构。
如图21中所示，形成在平面图中具有矩形形状的下电极EB1，而在平面图中具有椭圆形状的MTJ器件MD1 (上电极ET1 )形成于 下电极EB1的右侧上。另外，在平面图中具有与下电极EB1相同的 矩形形状的氮化硅膜33形成于MTJ器件MD1上方。另外，通孔40 形成于MTJ器件MD1的中心。另外，通孔9形成于下电极EB1的 左侧上并且电耦合到下方引线25r。
另外，Cu布线37以覆盖整个下电极EB1 (氮化硅膜33)并且 在图中横向方向上通过的方式形成为上布线(位线)。另外，数字 线25d在图中竖直方向上形成于包括其中形成MTJ器件MD1的整 个区域的下层。
然后，在图21中的线X-X获得的结构截面图(沿着Cu布线 37的中心线(在通孔9和40上方)的截面图)表示为图22至图31 中的图(a),而在图21中的线Y-Y获得的结构截面图(沿着数字线 25d的中心线(在通孔40上方)的截面图)表示为图22至图31中 的图(b)。
另外，在图22至图31中的各图(a)至(c)中示出从层间电介质 膜24起的上部结构而未示出低于层间电介质膜24的层。另外，在 图22至图31中的各图(a)和(b)中示出两个单位的MTJ器件MD1并 且示出包括氮化硅膜26a和氧化硅膜26b的层间电介质膜26的结构。 下文参照图22至图31说明用于制造根据第一实施例的在图20中所 示结构之后的结构的方法。
首先如图22(a)和图22(b)中所示，在存储器单元部分，通孔40 以穿过氮化硅膜33和层间电介质膜35a的方式有选择地形成于上电 极ET1之上。这时，当穿透层间电介质膜35a时氮化硅膜33充当停 止膜。与通孔40的形成一起，在外围电路部分以穿过层间电介质膜 35a和层间电介质膜26 (氮化硅膜26a和氧化硅膜26b )的方式形成 通孔40p (图22(c))。
接着如图23(a)和图23(b)中所示，Cu布线37a在存储器单元部 分嵌入通孔40中，而Cu布线(接触塞)37a在外围电路部分嵌入于 通孔40p中(图23 (c))。接着如图24(a)至图24(c)中所示，包括Si02等的层间电介质膜 35b (第二电介质区)例如在300。C或者更低的低温通过HDP-CVD (高密度等离子体化学气相沉积)方法形成于整个表面上方，而随 后通过向层间电介质膜35b施加CMP处理来平坦化层间电介质膜 35b。随后如图24(a)至图24(c)中所示，在存储器单元部分(图24(a) 和图24(b))和外围电路部分(图24(c))以有选择地穿过层间电介质 膜35b的方式形成沟槽36。这时，形成沟槽36使得可以暴露Cu布 线37a的表面。
然后如图25(a)至图25(c)中所示，用于磁屏蔽的指定厚度的包 层53a通过溅射方法形成于沟槽36的底面和侧面上方以及层间电介 质膜35b上方。这里，作为用于包层53a的组成材料，具有与包层 51相同的特征的材料是合乎需要的。
随后如图26(a)至图26(c)中所示，通过回蚀有选择地去除在沟 槽36的底面上方和在层间电介质膜35b上方形成的包层53a。
然后如图27(a)至图27(c)中所示，通过将Cu布线37b嵌入沟 槽36中并且形成Cu布线37b来获得位线。结果，在存储器单元部 分的Cu布线37b (图27 (a)和图27 ( b ))通过Cu布线37a电耦 合到MTJ器件MD1的上电极ET1。以相同方式，在外围电^ 部分 (图27(c))的Cu布线37b通过Cu布线37a电耦合到Cu布线25。 以这一方式，形成作为第四分层金属布线和主布线部分来工作的Cu 布线37 ( 37a和37b)。这里，也可以通过双大马士革来一体地形成 Cu布线37。
随后如图28(a)至图28(c)中所示，用于磁屏蔽的指定厚度的包 层53b形成于整个表面上方。这里，作为用于包层53b的组成材料， 具有与包层51相同的特征的材料是合乎需要的。
另外如图29(a)至图29(c)中所示，有选择地去除包层53b，从 而包层53b可以仅保留于Cu布线37b上方。
接着如图30(a)至图30(c)中所示，氮化硅膜55作为用于Cu布 线37b的村垫膜形成于整个表面上方。随后如图31(a)至图31(c)中所示，包括Si02等的层间电介质膜56在300。C或者更低的低温通过 HDP-CVD方法形成于整个表面上方，并且由此完成图1至图31中 所示根据第一实施例的具有如下存储器单元部分的MRAM，该存储 器单元部分包括下电极EB1、 MTJ器件MD1和上电极ET1。 (用于形成氮化硅膜55的方法)
图32是示出图30(a)和图30(b)中的存储器单元部分处的标注 区v2和v3中的展开结构的说明图。
如图中所示，形成于包层53b上方的氮化硅膜55由包括拉伸 应力氮化硅膜55p和压缩应力氮化硅膜55c的分层结构构成。这在 下文具体i也加以描述。
首先，在形成氮化硅膜55之前用可还原NH3或者H2施加等离 子体处理作为预处理。
随后，用以在MTJ器件MD1上施以拉伸张力的拉伸应力氮化 硅膜55p形成于包层53b和其中未形成包层53b的层间电介质膜35b 上方。
接着，用以在MTJ器件MD1上施以压缩应力的压缩应力氮化 硅膜55c形成于拉伸应力氮化硅膜55p上方。
用于形成拉伸应力氮化硅膜55p和压缩应力氮化珪膜55c的条 件的例子如下。
首先，使用平行板型等离子体CVD装置作为用于形成拉伸应 力氮化硅膜55p和压缩应力氮化硅膜55c的装置。然后使用硅烷 (SiH4) /氨气(NH3) /氮气(N2)作为膜形成气体。
例如，SiH4、 NH3和N2的流速可以分别设置成10到500( sccm )、 10到500 ( sccm )和10到50,000 ( sccm )。
另外，在膜形成期间的压力设置成1到21 (Torr)，平行板型 等离子体CVD装置中的平行板之间的电极间隔设置成5到15mm, 而射频功率(13.56MHz)设置成0.03到0.4W/cm2。另外，膜形成温 度设置成200。C到350。C以免对用于MTJ器件MDl的》兹材料的》兹性 质有不良影响。这里，对用于MTJ器件MD1的磁材料的电和磁性质无不良影 响的温度的上限在用于构成MTJ器件MD1的隧道电介质膜7的组 成材料为铝氧化物(A10x)如氧化铝(A1203 )的情况下为300。C而 在用于隧道电介质膜7的组成材料为镁氧化物(MgO)的情况下为 350。C。
因而，当鉴于用于MTJ器件的磁材料的电和磁性质来形成氮 化硅膜55时，理想的膜形成温度在用于构成MTJ器件MD1的隧道 电介质膜7的组成材料为A10x的情况下范围为20(TC到30(TC而在 用于隧道电介质膜7的组成材料为MgO的情况下范围为20(TC到 350。C。
温度的上限在A10x与MgO用于隧道电介质膜7的组成材料之 间不同的原因如下。在隧道电介质膜7(隧道阻挡层)为非晶体状态 下使用A10x而在晶体状态下使用MgO。因而，在MgO的情况下结 晶需要退火，而约350。C的温度作为退火温度是必需的。然而如果过 量地提升退火温度，则MTJ器件MD1中的固定层的磁性质恶化。 鉴于该顾虑，温度的上限设置成350°C。另一方面，在A10x的情况 下，在如上所言非晶体状态下使用该材料，因此无需用于结晶的退 火。因而，需要约30(TC的低温工艺，因此温度的上限设置成300°C。
在膜形成条件的范围中，可以通过设置膜形成气体中的SiH4、 NH3和N2的气体流速之比、在膜形成期间的压力等的方法来容易地
i殳置和控制形成的氮化石圭力莫的4i伸应力和压缩应力。例如，可以通 过降低在膜形成期间的压力来增加压缩应力，而可以通过提升在膜 形成期间的压力来增加拉伸应力。 (效果)
下文说明通过以首先是拉伸应力氮化硅膜55p、然后是压缩应 力氮化硅膜55c的顺序形成氮化硅膜55而产生的效果。
在其中仅形成拉伸应力氮化硅膜55p作为氮化硅膜55的情况 下，可以阻止MTJ器件MD1中的磁性质的恶化。这是因为可以在 满足前述膜形成条件之时用低射频功率(0.4W/cm2或者更低)形成拉伸应力氮化硅膜55p,因此可以减少对MTJ器件MD1造成的等离 子体破坏。
然而在其中仅形成拉伸应力氮化硅膜55p的情况下，Cu布线 37的可靠性(EM (电迁移)、TDDB (电介质击穿的时间相关性) 等)不合需要地降低。
为了应对这一点，压缩应力氮化硅膜55c进一步形成于拉伸应 力氮化硅膜55p上方。压缩应力氮化硅膜55c具有提高Cu布线37 的诸如EM、 TDDM等可靠性的功能，因此可以提高Cu布线37的 可靠性。
另外，也可以用与拉伸应力氮化珪膜55p相同的方式用低射频 功率形成压缩应力氮化硅膜55c，因此可以表现阻止MTJ器件MD1 中的磁性质恶化的效果。
另外，为了形成具有良好粘合性的氮化硅膜55,有必要以首 先是拉伸应力氮化硅膜55p、然后是压缩应力氮化硅膜55c的顺序沉 积氮化硅膜55。
原因之一可能在于由于拉伸应力氮化硅膜55p具有低密度并 且本质上脆弱，所以通过用高密度的压缩应力氮化硅膜55c覆盖拉 伸应力氮化石圭膜55p的表面可以防止它吸潮。
另一原因如下。尽管拉伸应力氮化硅膜55p较压缩应力氮化硅 膜55c而言与用于包层的传导层如Cu或者铁、钴或者镍的粘合性很 好而与层间电介质膜的粘合性较差，但是压缩应力氮化硅膜55c较 拉伸应力氮化硅膜55p而言与传导层的粘合性稍差但是与层间电介 质膜的粘合性很好。因而，压缩应力氮化硅膜55c与作为上层的层 间电介质膜的粘合性很好，而拉伸应力氮化硅膜55p与包层53b的 粘合性也很好，因此可以有效地阻止脱落。据估计出于这一原因， 拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c用来弥补相互的不 足。
另夕卜，在氮化硅膜55仅包括压缩应力氮化硅膜55c的情况下， 顾虑的是可能在压缩应力氮化硅膜55c之下的层中具有较差粘合性的部分出现脱落。然而在第一实施例中，由于拉伸应力氮化硅膜55p 形成于氮化硅膜55中的压缩应力氮化硅膜55c之下，所以可以有效 地避免该顾虑。
如果拉伸应力氮化硅膜55p太厚，则Cu布线37的可靠性恶化。 因此希望将压缩应力氮化硅膜55c形成为比拉伸应力氮化硅膜55p 更厚。可设想的一个例子在于拉伸应力氮化硅膜55p的厚度设置成 不多于氮化硅膜55的总厚度的20% ，而压缩应力氮化硅膜55c的厚 度设置成不少于总厚度的80%。
可以通过形成比拉伸应力氮化石圭膜55p更厚的压缩应力氮化 硅膜55c来必然地增加Cu布线37的可靠性。
图33是示出作为在形成氮化硅膜55 (拉伸应力氮化硅膜55p 和压缩应力氮化硅膜55c)时所用膜形成条件之一的射频功率与MTJ 器件MD1的切换电流变化之间关系的曲线图。在图中，沿着水平轴 示出射频而沿着竖直轴示出写入电流变化(a.u.(任意单位))。
如图中所示，理解到即使在其中射频功率在作为膜形成条件中 的最大射频功率的0.4(W/cm2)附近，与其中射频功率约为1.6 (W/cm2)的情况相比仍然可以将变化抑制60%或者更多。
以这一方式，可以通过用相对低的射频功率(最大为0.4而理 想地为O.l( W/cm2))形成氮化硅膜55来高效地阻止MTJ器件MD1 的磁性质恶化。
以这一方式，在根据第一实施例的MRAM中，包括拉伸应力 氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮化硅膜55形 成于与Cu布线37b —起构成上布线部分的包层53b上方、即上布线 部分上方。这时，首先形成拉伸应力氮化硅膜55p,而随后形成压缩 应力氮化硅膜55c。
由于可以在相对低射频功率的膜形成条件之下形成拉伸应力 氮化硅膜55p和压缩应力氮化硅膜55c，所以可以使对MTJ器件MD1 的破坏最小化并且由此避免对MTJ器件MD1中的磁膜(下磁膜6 和上磁膜8)的性质的不利影响。
1另夕卜，由于形成了具有提高Cu布线37的可靠性这一功能的压 缩应力氮化硅膜55c,所以可以提高上布线部分的可靠性。
另外，通过首先形成拉伸应力氮化硅膜55p、然后形成压缩应 力氮化硅膜55c，可以在包层53b和层间电介质膜35b上方形成具有 良好粘合性的氮化硅膜55。
另外，理想的是拉伸应力氮化硅膜55p具有300MPa或者更多 的拉伸应力而压缩应力氮化硅膜55c具有1 ,OOOMPa或者更多的压缩 应力。通过形成分别具有这样的拉伸应力和压缩应力的拉伸应力氮 化硅膜55p和压缩应力氮化硅膜55c,可以更一致地提高Cu布线37 的可靠性同时满足膜形成温度。
另外，通过在35(TC或者更低的膜形成条件之下形成拉伸应力 氮化硅膜55p和压缩应力氮化硅膜55c，可以阻止拉伸应力氮化硅膜 55p和压缩应力氮化硅膜55c的膜形成温度对MTJ器件MD1中的磁
膜性质有不利影响。
此外，由于在形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜 55c之前用可还原NHs或者H2施加等离子体处理作为预处理，所以 可以在依次地形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c 时增强粘合性。 [第二实施例]
图34(a)至34(c)是示出根据本发明第二实施例的MRAM的结 构的截面图。在图34(a)至34(c)中，图34(a)代表在图21中的线X-X 上获得的截面图，图34(b)代表在图21中的线Y-Y上获得的截面图， 而图34(c)代表在与存储器单元部分不同的外围电路部分处的横截面结构。
根据第二实施例的MRAM与第一实施例的不同在于，氮化硅 膜55与第一实施例不同未形成于包层53b上方而是有选择地仅形成 于其中未形成包层53b的层间电介质膜35b上方。
下文说明用于制造根据第二实施例的MRAM的方法。在获得 图30(a)至30(c)中所示结构之前以与第一实施例相同的方式制造MRAM。
随后如图34(a)至34(c)中所示，氮化硅膜55形成于整个表面 上方，有选择地去除Cu布线37b上方的氮化硅膜55，而随后包层 53b有选择地形成于Cu布线37b上方。然后，包括Si()2的层间电介 质膜56形成于整个表面上方，并且完成图34(a)至34(c)中所示根据 第二实施例的MRAM。
以这一方式，在根据第二实施例的MRAM中，包括拉伸应力 氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮化硅膜55形 成于包括上布线部分附近如下区域的层间电介质膜35b上方，在该 区域中未形成包括Cu布线37b和包层53b的上布线部分。
结果在根据第二实施例的MRAM中可以以与第一实施例相同 的方式增加上布线部分的可靠性而对MTJ器件MD1的磁膜性质无 不利影响。 [第三实施例]
图35(a)至35(c)是示出根据本发明第三实施例的MRAM的结 构的截面图。图35(a)代表在图21中的线X-X上获得的截面图，图 35(b)代表在图21中的线Y-Y上获得的截面图，而图35(c)代表在与 存储器单元部分不同的外围电路部分处的横截面结构。
根据第三实施例的MRAM与第一实施例不同在于，与第一实 施例不同未形成包层53a和53b。
下文说明用于制造根据第三实施例的MRAM的方法。在获得 图24(a)至24(c)中所示结构之前以与第一和第二实施例相同的方式 制造MRAM。
随后如图27(a)至27(c)中所示(注意不存在包层53b ),通过 将Cu布线37b嵌入到沟槽36中并且形成Cu布线37b来获得位线。 结果存储器单元部分中的Cu布线37b (图27(a)和27(b))通过Cu 布线37a电耦合到MTJ器件MD1中的上电极ET1。以相同方式，外 围电路部分中的Cu布线37b (图27 (c))通过Cu布线37a电耦合 到Cu布线25。以这一方式，将Cu布线37 ( 37a和37b)形成为第四分层金属布线。
这里，也可设想如下方法，该方法取代图22至图24和图27 中所示工艺在形成通孔40 (40p)和沟槽36之后通过大马士革技术 同时形成Cu布线37a和37b。
接着如图35(a)至35(c)中所示，在氮化硅膜55形成于整个表 面上方之后，包括Si02的层间电介质膜56形成于整个表面上方，并 且完成图35(a)至35(c)中所示根据第三实施例的MRAM。
以这一方式，在才艮据第三实施例的MRAM中，包括^立伸应力 氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮化硅膜55形 成于本身构成上布线部分的Cu布线37b上方。
结果在根据第三实施例的MRAM中，可以以与第一实施例相 同的方式增加上布线部分的可靠性而对MTJ器件MD1中的磁膜性 质无不利影响。
图36(a)至36(c)是示出根据本发明第三实施例的MRAM的结 构的修改例子的截面图。在图36(a)至36(c)中，图36(a)代表在图21 中的线X-X上获得的截面图，图36(b)代表在图21中的线Y-Y上获 得的截面图，而图36(c)代表在与存储器单元部分不同的周边电路部 分处的横截面结构。
如图36(a)至36(c)中所示，在第三实施例的修改例子中，在形 成包括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的氮化硅膜 55之后，包层53b形成于氮化硅膜55上方以便在平面图中覆盖Cu 布线37b。这时，可以用氮化硅膜55完全地覆盖整个Cu布线37b 或者可以仅覆盖Cu布线37b的一部分。
以这一方式，在才艮据第三实施例的修改例子的MRAM中，包 括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮 化硅膜55形成于本身构成上布线部分的Cu布线37b上方。
结果在;f艮据第三实施例的^f奮改例子的MRAM中，可以以与第 一实施例相同的方式增加上布线部分的可靠性而对MTJ器件MD1 中的磁膜的性质无不利影响。另外，在根据第三实施例的修改例子的MRAM中，Cu布线 37b由包层53b覆盖而氮化硅膜55介于其间。
也就是说，在第三实施例的修改例子中，由于包层53b形成于 氮化硅膜55上方而包层53b在第一实施例中形成于氮化硅膜55之 下，所以可以在通过溅射方法形成包层时或者通过干蚀刻方法有选 择地去除包层时减少进入MTJ器件部分、Cu布线37b等的等离子体 的破坏。
另外，在第三实施例的修改例子中，与第二实施例不同，可以 在通过溅射方法形成包层时减少进入MTJ器件部分、Cu布线37b 等的等离子体的破坏，并且也可以在有选择地去除Cu布线37b上方 的氮化硅膜55时减少进入MTJ器件部分、Cu布线37b等的等离子 体的破坏。
2权利要求
1.一种半导体器件，包括MTJ器件部分，形成于半导体衬底之上并且包括磁膜；上布线部分，形成于所述MTJ器件部分之上并且电耦合到所述MTJ器件部分；第一氮化硅膜，形成于所述上布线部分上方及其附近区域的至少一部分上方；以及第二氮化硅膜，形成于所述第一氮化硅膜上方，其中所述第一氮化硅膜包括用以在所述MTJ器件部分上施以拉伸应力的拉伸应力氮化硅膜，并且其中所述第二氮化硅膜包括用以在所述MTJ器件部分上施以压缩应力的压缩应力氮化硅膜。
2. 根据权利要求1所述的半导体器件，其中所述第一氮化硅膜包括在所述MTJ器件部分上施以的拉伸 应力绝对值为300MPa或者更多的拉伸应力氮化硅膜，并且其中所述第二氮化硅膜包括在所述M T J器件部分上施以的压缩 应力绝对值为l，OOOMPa或者更多的压缩应力氮化硅膜。
3. 根据权利要求1所述的半导体器件，其中所述第二氮化硅膜包括厚度比所述第一氮化硅膜的厚度更 大的第二氮化硅膜。
4. 根据权利要求1所述的半导体器件， 其中所述上布线部分包括主布线部分；以及形成于所述主布线部分上方的包层，并且 其中所述第一氮化硅膜形成于所述包层上方。
5. 根据权利要求1所述的半导体器件，其中所述半导体器件包括形成于所述第二氮化硅膜上方并且在 平面图中覆盖所述上布线部分的包层。
6. 根据权利要求1所述的半导体器件，其中所述半导体器件还包括形成为覆盖所述MTJ器件部分的层 间电介质膜，其中所述层间电介质膜具有包括整个MTJ器件部分的第 一 电介 质区和形成于所述第一电介质区上方的第二电介质区，其中所述上布线部分包括主布线部分，形成为以穿过所述第一电介质区的方式有选 择地嵌入到所述第二电介质区中并且电耦合到所述MTJ器件部分； 以及包层，形成于所述主布线部分上方，并且 其中所述第一氮化硅膜形成于包括未形成所述上布线部分的在 所述上布线部分附近的区域的所述第二电介质区上方。
7. 根据权利要求1所述的半导体器件， 其中所述上布线部分包括主布线部分，并且 其中所述第一氮化硅膜形成于所述主布线部分上方。
8. —种半导体器件制造方法，包括以下步骤(a)在半导体衬底上方有选择地形成包括磁膜的MTJ器件部分；(b )在所述MTJ器件部分之上形成上布线部分以便电耦合到所 述MTJ器件部分；(c) 在所述上布线部分及其附近区域上方形成第一氮化硅膜；并且(d) 在所述第一氮化硅膜上方形成第二氮化硅膜，其中所述步骤(c )包括形成用以在所述MTJ器件部分上施以拉 伸应力的拉伸应力氮化硅膜作为所述第 一氮化硅膜的步骤，并且其中所述步骤(d )包括形成用以在所述MTJ器件部分上施以压 缩应力的压缩应力氮化硅膜作为所述第二氮化硅膜的步骤。
9. 根据权利要求8所述的半导体器件制造方法，其中所述步骤 (c)和(d)中的每一个都包括通过满足350。C或者更低的温度条件而执行的步骤。
10. 根据权利要求8所述的半导体器件制造方法，还包括以下 步骤(e)在所述步骤(b)之后、在所述步骤(c)之前，用还原气 体施加等离子体处理。
11. 根据权利要求8所述的半导体器件制造方法，其中所述步 骤(c)和(d)中的每一个都包括在射频功率为0.4 (W/cm2)或者 更低的膜形成条件之下应用CVD方法的步骤。
12. 根据权利要求8所述的半导体器件制造方法，其中所述步骤(c )包括形成在所述MTJ器件部分上施以的拉伸 应力绝对值为300MPa或者更多的拉伸应力氮化硅膜作为所述第一 氮化硅膜的步骤，并且其中所述步骤(d)包括形成在所述MTJ器件部分上施以的压缩 应力绝对值为l,OOOMPa或者更多的压缩应力氮化硅膜作为所述第 二氮化硅膜的步骤。
13. 根据权利要求8所述的半导体器件制造方法，其中所述步 骤(d)包括形成厚度比所述第一氮化硅膜的厚度更大的所述第二氮 化硅膜的步骤。
14. 根据权利要求8所述的半导体器件制造方法， 其中所述步骤(b)包括以下步骤(b-l)形成主布线部分以便电耦合到所述MTJ器件；并且(b-2)在所述主布线部分上方形成包层， 其中所述上布线部分包括所述主布线部分和所述包层，并且 其中所述步骤(c)包括在所述包层上方形成所述第一氮化硅膜的步骤。
15. 根据权利要求8所述的半导体器件制造方法， 其中所述步骤(b)包括以下步骤(b-l )形成层间电介质膜以便覆盖所述MTJ器件部分，所述层 间电介质膜具有包括整个MT S器件部分的第 一 电介质区和形成于所述第一电介质区上方的第二电介质区；并且(b-2)以有选择地穿过所述第一电介质区的方式形成有选择地 嵌入到所述第二电介质区中并且电耦合到所述MTJ器件的主布线部 分，其中所述半导体器件制造方法还包括以下步骤(f) 在所述步骤(d)之后，在所述上布线部分上方有选择地去 除所述第一和第二氮化硅膜；以及(g) 在所述主布线部分上方有选择地形成包层，并且 其中所述上布线部分包括所述主布线部分和所述包层。
16. 根据权利要求8所述的半导体器件制造方法， 其中所述步骤(b)包括形成主布线部分以便电耦合到所述MTJ器件的步骤，其中所述上布线部分仅包括所述主布线部分，并且 其中所述步骤(c)包括在所述主布线部分上方形成所述第一氮化硅膜的步骤。
17. 根据权利要求8所述的半导体器件制造方法，还包括以下 步骤(h) 在所述氮化硅膜上方形成在平面图中覆盖所述上布线部分 的包层。
全文摘要
本发明使得可以获得一种能够形成可靠性高的上布线而对用于MTJ器件的磁材料的性质无有害影响的半导体器件及其制造方法。用可还原NH₃或者H₂施加等离子体处理作为预处理。随后，用以在MTJ器件上施以拉伸应力的拉伸应力氮化硅膜形成于包层上方和其中未形成包层的层间电介质膜上方。接着，用以在MTJ器件上施以压缩应力的压缩应力氮化硅膜形成于拉伸应力氮化硅膜上方。用于形成拉伸应力氮化硅膜和压缩应力氮化硅膜的条件如下使用平行板型等离子体CVD装置；在0.03到0.4W/cm²的范围中设置射频功率；在200℃到350℃的范围中设置膜形成温度。
文档编号H01L21/768GK101593764SQ20091014119
公开日2009年12月2日 申请日期2009年5月26日 优先权日2008年5月30日
发明者村田龙纪, 辻内干夫 申请人:株式会社瑞萨科技