专利名称：半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件的制造方法，尤其涉及一种分离栅型 (split gate type)半导体存储器器件。
背景技术：
非易失性半导体存储器器件能够电擦除和存储数据，即使没有向该存储 器器件供电也能保存数据，因此其被越来越多地应用到包含有移动通信系统 和存储卡的各种领域。
在这些非易失性存储器器件中，闪存器件是这样一种存储器器件其能 够运行每个单元的程序，并且能够擦除每个区块或扇区的数据。
由于闪存器件使用导电材料诸如掺杂的多晶硅作为浮置栅极(floating
gate)的材料，因此介于相邻的栅极结构之间的寄生电容以高集成度增加。为
了解决快闪半导体存储器器件的这一问题，人们已经开发出了一种被称为金 属-氧化物-绝缘体-氧化物-半导体(MOIOS)存储器器件的非易失性半导体存
储器器件，诸如硅-氧化物-氮化物-氧化物-半导体(SONOS)存储器器件或者 金属-氧化物-氮化物-氧化物-半导体(MONOS)存储器器件。这里，SONOS 存储器器件使用硅作为控制栅极材料，而MONOS存储器器件使用金属作为 控制栅极材料。
MOIOS存储器器件使用电荷陷阱(charge tmp)层，诸如氮化硅膜，代替 浮置栅极作为一个单元来存储电荷。也就是说，通过以包含顺序地堆叠的氧 化物膜、氮化物膜以及氧化物膜的氧化物-氮化物-氧化物(ONO)叠层(stack)
来取代形成在快闪半导体存储器器件的存储器单元中的衬底与控制栅极之 间的叠层(包含浮置栅极和堆叠在其上表面与下表面上的绝缘层)，以获得 MOIOS存储器器件。上述MOIOS存储器器件利用了阈值电压根据氮化物膜中的电荷陷阱而转变的特性。
MOIOS存储器器件可以形成为叠层栅型(stack gate type)、分离栅型或 由其组合的类型。这里，在分离栅型SONOS存储器器件中，单元的特性可 能会受到氮化物膜长度的影响。
通常，通过在衬底上顺序地沉积氧化物膜、氮化物膜以及氧化物膜，并 且使用光致抗蚀剂图案蚀刻沉积的氧化物膜、氮化物膜以及氧化物膜，形成 分离栅极。这里，基于用于形成光致抗蚀剂图案的光刻中套刻精度(overlay) 的变化，可能在分离栅极之间产生长度的差别。
图IA至图IB是示出了形成SONOS分离栅极的一般工艺的纵向剖视图。 如图1A所示，在衬底(未显示)上顺序地形成ONO层，即第一氧化物膜110、 氮化物膜120以及第二氧化物膜130。此后，通过执行光刻来形成用于形成 分离栅极的光致抗蚀剂图案140。
如图1B所示，通过使用光致抗蚀剂图案140作为掩模来蚀刻第二氧化 物膜130和氮化物膜120，形成分离的第二氧化物膜130-1与130-2以及分 离的氮化物膜120-1与120-2。此后，除去光致抗蚀剂图案140。
在光致抗蚀剂图案140的形成过程中，如图1A所示，由于光的最小临 界尺寸和套刻精度的变化，可能会产生光致抗蚀剂图案140的未对准。当使 用未对准的光致抗蚀剂图案140将第二氧化物膜130和氮化物膜120图案化 时，第一分离氮化物膜120-1的长度Ll和第二分离氮化物膜120-2的长度 L2之间可能会有差别(例如L2>L1)。
当第一分离氮化物膜120-1的长度L1和第二分离氮化物膜120-2的长度 L2之间有差别时，存储器单元(例如闪存单元)的分离电荷陷阱氮化物膜的长 度会不均匀，并且存储器单元特性的均匀度会下降，因此，会降低半导体器 件的可靠性。
发明内容
因此，本发明致力于一种半导体器件的制造方法。
本发明的一个目的在于提供一种半导体器件的制造方法，该方法能够根 据光刻中的套刻精度变化来防止存储器单元之间的特性变化。
为实现本发明的这一目的以及其它优点，并且根据本发明的意图，如此处具体实施和广泛描述的，本发明提供一种半导体器件的制造方法，该方法 包含如下步骤在半导体衬底上形成氧化物-氮化物-氧化物(ONO)层，并且 通过蚀刻所述ONO层在所述半导体衬底上形成凹陷；在所述凹陷上形成高 于所述ONO层的垂直结构图案；在所述垂直结构图案的侧壁上顺序地形成 间隔件氧化物膜和第一多层栅(gate poly)，并且在所述第一多层栅的侧壁 的部分区域形成氮化物膜间隔件；除去所述氮化物膜间隔件，并且在所述第 一多层栅的侧壁上以间隔件形状形成第二多层栅；以及通过除去所述垂直结 构图案，形成彼此对称分开的第一分离栅极和第二分离栅极。
利用本发明，能够根据光刻中的套刻精度变化来防止存储器单元之 间的特性变化。
应当理解，本发明的前述概括描述和下述具体描述这两者都仅是示例性 的和说明性的，用于对本发明的权利要求提供进一步说明。
附图包含于本发明中以提供对本发明的进一步理解，并且被合并到本申
请中并构成本申请的一部分，附图示出本发明的实施例，并且与说明书一起 用来解释本发明的原理。在附图中
图1A至图IB是示出了形成SONOS分离栅极的一般工艺的纵向剖视以及
图2A至图2M是示出了根据本发明一个实施例的半导体器件制造方法 的纵向剖视图。
具体实施例方式
下文中，将详细参照本发明的优选实施例，其实例在附图中示出。 图2A至图2M是示出了根据本发明一个实施例的半导体器件制造方法 的纵向剖视图。
首先，如图2A所示，在半导体衬底(例如p-型衬底)210上形成有源区 213和器件隔离区215。有源区213可为p-型阱或n-型阱。
例如，在半导体衬底210上生长外延层，然后轻掺杂p-型杂质，即硼。 此后，使用光刻(photolithography)在半导体衬底210上形成用于形成有源区213的掩模，并且通过使用该掩模(未显示)以高能量将n-型杂质(例如磷) 的离子注入到外延层中来形成n-型阱。为了固定单元的阈值电压，如有必要， 可执行额外的杂质离子注入。下文中，为图示方便，半导体衬底210可包含 外延层。此后，通过凹陷的局部硅氧化(R-LOCOS)工艺或者浅沟槽隔离(STI) 工艺，形成器件隔离区215。
与上面描述不同的是，可首先在半导体衬底210上形成器件隔离区215， 然后可通过执行选择性离子注入来形成阱(例如p-型阱)。
此后，如图2B所示，在半导体衬底210的有源区213上形成ONO层 220。该ONO层220包含隧道氧化物膜222、电荷陷阱(charge trap)氮化 物膜223以及缓冲氧化物膜224。
例如，可通过热氧化在有源区213上生长厚度为50 80A的氧化硅，从 而形成隧道氧化物膜222。此外，还可以通过化学气相沉积(CVD)或原子层 沉积(ALD)在有源区213上沉积高介电常数(high-k)的介电材料，诸如A1203， 从而形成隧道氧化物膜222。
此后，通过CVD在隧道氧化物膜222上沉积厚度为70~100A的氮化物 膜(S^Ny (x和y为自然数))，从而形成电荷陷阱氮化物膜223。此后，通过 CVD在电荷陷阱氮化物膜223上沉积厚度为50-80A的氧化硅膜，从而形成 缓冲氧化物膜224。
此后，通过执行光刻在ONO层220、例如缓冲氧化物膜224上形成光 致抗蚀剂图案225。光致抗蚀剂图案225可暴露缓冲氧化物膜224的部分区 域。
此后，如图2C所示，使用光致抗蚀剂图案225作为蚀刻掩模，蚀刻缓 冲氧化物膜224和电荷陷阱氮化物膜223，从而暴露隧道氧化物膜222的部 分区域227。
例如，通过干蚀刻除去缓冲氧化物膜224，通过干蚀刻或湿蚀刻除去电 荷陷阱氮化物膜223。这里，隧道氧化物膜222用作蚀刻停止层。通过灰化 或去膜(stripping)工艺除去光致抗蚀剂图案225。
此后，如图2D所示，在隧道氧化物膜222的暴露区域227上形成垂直 结构230。例如，在半导体衬底210 (其中暴露了隧道氧化物膜222的区域 227)上沉积厚度为3000 4000A的氮化物膜或氧化硅膜。然后，通过光刻和垂直结构230形成在隧 道氧化物膜222的区域227上。这里，垂直结构230的厚度比电荷陷阱氮化 物膜223与缓冲氧化物膜224的总厚度厚。
此后，如图2E所示，除去残留在电荷陷阱氮化物膜223上的缓冲氧化 物膜224。然后，形成第一氧化物膜232，该第一氧化物膜232覆盖通过除 去缓冲氧化物膜224而暴露的电荷陷阱氮化物膜223的上表面、以及垂直结 构230的侧壁和上表面。
例如，在除去缓冲氧化物膜224之后，通过热氧化将氧化物膜生长到指 定厚度以及通过湿蚀刻将该氧化物膜生长到指定厚度，从而形成第一氧化物 膜232，以提高电荷陷阱氮化物膜223的膜品质。第一氧化物膜232的总厚 度可为60~90A。
此后，使用CVD在第一氧化物膜232上沉积厚度为1000-1500A的多晶 硅，从而形成多晶硅层240，并且在多晶硅层240上沉积厚度为50 150A的 第一氮化物膜242。
此后，如图2F所示，对第一氮化物膜242和多晶硅层240执行回蚀工 艺。这里，对第一氮化物膜242和多晶硅层240执行回蚀工艺直到暴露垂直 结构230的上表面为止。
通过回蚀工艺，位于垂直结构230上表面上的第一氮化物膜242和多晶 硅层240被完全除去，但是位于垂直结构230的侧壁上的多晶硅层240部分 地保留。此外，没有被回蚀的第一氮化物膜242-1保留在剩余的多晶硅层 240-1侧壁的部分区域上。例如，如图2F所示，没有被回蚀的第一氮化物膜 242-1可保留在剩余的多晶硅层240-1侧壁的上部区域上。
此外，通过回蚀工艺，多晶硅层240、第一氧化物膜232以及电荷陷阱 氮化物膜223可被部分地回蚀，以部分地暴露隧道氧化物膜222。
因此，通过回蚀工艺，在垂直结构230的侧壁上以间隔件形状形成第一 氧化物膜232。此外，多晶硅层240在垂直结构230的侧壁上，即在间隔件 形状的第一氧化物膜232上以间隔件形状形成第一多层栅240-1。此外，在 回蚀工艺期间没有被回蚀的第一氮化物膜(下文中称为"间隔件氮化物 膜")242-l保留在第一多层栅240-1侧壁的部分区域上。
此后，如图2G所示，由于在回蚀工艺期间的破坏(例如，等离子体破坏)，所以通过回蚀工艺所暴露的隧道氧化物膜222的表面不均匀，因此隧道氧化 物膜222被除去。在除去隧道氧化物膜222而暴露的半导体衬底210上通过 热氧化生长第二氧化物膜250。第二氧化物膜250可与外围晶体管(未显示) 的栅极氧化物膜(未显示)同时形成。
在用于形成第二氧化物膜250的热氧化中，由多晶硅所制成的第一多层 栅240-1的暴露表面被氧化。但是，在第一多层栅240-1侧壁的部分区域中 形成的间隔件氮化物膜242-1防止了多晶硅的氧化，因此，具有间隔件氮化 物膜242-1的第一多层栅240-1侧壁的该部分区域没有被氧化。
此后，如图2H所示，使用湿蚀刻除去在第一多层栅240-1侧壁的部分 区域中形成的间隔件氮化物膜242-1。
此后，如图21所示，在间隔件氮化物膜242-1被除去的第一多层栅240-1 的侧壁上，以间隔件形状形成第二多层栅255。例如，通过CVD在间隔件氮 化物膜242-1被除去的、具有第一多层栅240-1的半导体衬底210上沉积厚 度为1500 2000A的多晶硅，并且通过在沉积的多晶硅上执行回蚀工艺，从 而形成第二多层栅255。
可在第一多层栅240-1的侧壁上以间隔件形状形成第二多层栅255。这 里，在第一多层栅240-1的除去了间隔件氮化物膜242-1的部分，第二多层 栅255接触第一多层栅240-1，因此第一多层栅240-1与第二多层栅255电 连接。其原因是在第一多层栅240-1的除去了间隔件氮化物膜242-1的部 分，没有形成第二氧化物膜250。
此后，如图2J所示，除去垂直结构230。垂直结构230可通过干蚀刻或 湿蚀刻被除去。例如，如果垂直结构230由氮化物制成，那么通过使用磷酸 进行湿蚀刻可除去垂直结构230。在通过蚀刻除去垂直结构230之后，除去 残留在垂直结构230下面的隧道氧化物膜222。其原因是在垂直结构230 的蚀刻期间，残留在垂直结构230下面的隧道氧化物膜222被破坏了。
通过除去垂直结构230，在半导体衬底210上形成第一分离栅极280和 第二分离栅极285。第一分离栅极280和第二分离栅极285是自对准以对称 形成的。
由于第一分离栅极280的第一电荷陷阱氮化物膜223-1和第二分离栅极 285的第二电荷陷阱氮化物膜223-2的长度相同，所以，可以制造出在包含有第一分离栅极280的存储器单元与包含有第二分离栅极285的存储器单元 之间没有特性差别的存储器器件(例如闪存)。
此后，使用热氧化，在通过除去残留在垂直结构230下面的隧道氧化物 膜222而暴露的半导体衬底210上形成第三氧化物膜260。
此后，如图2K所示，通过执行使用光刻的光致抗蚀剂图案化工艺以及 杂质离子注入工艺，在位于第三氧化物膜260下的半导体衬底210中形成第 一分离栅极280和第二分离栅极285的共源极区265。
例如，通过光刻在半导体衬底210上形成仅暴露第三氧化物膜260的第 一离子注入掩模290，并且通过使用第一离子注入掩模290注入杂质离子(例 如砷(As)或硼(B))，在位于第三氧化物膜260下的半导体衬底210中形成共 源极区265。
此后，如图2L所示，通过执行使用光刻的光致抗蚀剂图案化工艺以及 杂质离子注入工艺，在有源区213邻近第一分离栅极280的第二多层栅255 和有源区213邻近第二分离栅极285的第二多层栅255的各个部分形成漏极 区270。
例如，通过光刻，在半导体衬底210上形成第二离子注入掩模295，该 第二离子注入掩模295暴露有源区213的邻近第一分离栅极280的第二多层 栅255和第二分离栅极285的第二多层栅255的各个部分，而没有暴露第三 氧化物膜260。然后，通过使用第二离子注入掩模295注入杂质离子(例如砷 (As)或硼(B))，在有源区213的邻近第一分离栅极280的第二多层栅255和 第二分离栅极285的第二多层栅255的部分处分别形成漏极区270。
此后，如图2M所示，根据在一般标准逻辑工艺中使用的方法，执行在 形成共源极区265和形成漏极区270之后的工艺。
例如，通过在半导体衬底210的整个表面上沉积绝缘膜(未显示)然后执 行回蚀工艺，在第一分离栅极280的第二多层栅255和第二分离栅极285的 第二多层栅255各自的侧壁上以及第一氧化物膜232的侧壁上形成间隔件 310。在间隔件310形成之后，通过执行选择性杂质离子注入工艺，形成轻 掺杂漏极(LDD)区275。
此后，通过执行自对准硅化物(salicide)工艺，在位于共源极区265和漏 极区270中的半导体衬底210上形成自对准硅化物膜320，并且在半导体衬底210的整个表面上沉积绝缘膜277和层间绝缘膜330。
此后，通过在层间绝缘膜330中形成与漏极区270相对应的导通孔，并 且采用导电材料(诸如钨)填充该导通孔的内部，从而形成接触孔340。
如上所述，在根据本发明实施例的半导体存储器器件的形成方法中，分 离栅极280和285是自对准以对称形成的，因此，分离栅极280和285的电 荷陷阱氮化物膜223的长度一致，从而能够防止存储器器件的各单元之间的 特性变化。
在不脱离本发明精神或范围内，对本发明进行各种改进和变化，对于本 领域技术人员而言是显而易见的。因此，在所附权利要求及其等效替换的范 围内，本发明能够涵盖各种改进和变化。
权利要求
1.一种半导体器件的制造方法，包括如下步骤在半导体衬底上形成氧化物-氮化物-氧化物，即ONO层，并且通过蚀刻所述ONO层在所述半导体衬底上形成凹陷；在所述凹陷上形成高于所述ONO层的垂直结构图案；在所述垂直结构图案的侧壁上顺序地形成间隔件氧化物膜和第一多层栅，并且在所述第一多层栅的侧壁的部分区域形成氮化物膜间隔件；除去所述氮化物膜间隔件，并且在所述第一多层栅的侧壁上以间隔件形状形成第二多层栅；以及通过除去所述垂直结构图案，形成彼此对称分开的第一分离栅极和第二分离栅极。
2. 根据权利要求1所述的方法，其中形成所述凹陷包括如下步骤 通过在所述半导体衬底上顺序地沉积隧道氧化物膜、电荷陷阱氮化物膜以及缓冲氧化物膜，形成所述ONO层；在所述缓冲氧化物膜上形成光致抗蚀剂图案；以及通过使用所述光致抗蚀剂图案作为蚀刻掩模来蚀刻所述缓冲氧化物膜 和所述电荷陷阱氮化物膜，形成所述凹陷，以暴露所述隧道氧化物膜的部分 区域。
3. 根据权利要求2所述的方法，其中在所述凹陷上形成高于所述ONO 层的所述垂直结构图案包括如下步骤使用化学气相沉积，即CVD，在具有所述凹陷的所述半导体衬底上沉积 氮化物膜或者氧化硅膜；以及通过光刻和蚀刻将沉积的氮化物膜或者氧化硅膜图案化，从而在所述隧 道氧化物膜的暴露区域上形成所述垂直结构图案。
4. 根据权利要求3所述的方法，其中在所述第一多层栅的侧壁的所述 部分区域中形成所述氮化物膜间隔件包括如下步骤顺序地形成氧化物膜、多晶硅层以及氮化物膜，以覆盖所述垂直结构图 案的上表面和侧壁；以及通过在所述氧化物膜、所述多晶硅层以及所述氮化物膜上执行回蚀工艺 直到暴露所述垂直结构图案的上表面和所述隧道氧化物膜的所述部分区域为止，在所述垂直结构图案的侧壁上以间隔件形成所述间隔件氧化物膜和所 述第一多层栅，并且通过在所述第一多层栅的侧壁的所述部分区域中留下没 有被回蚀的氮化物膜，形成所述氮化物膜间隔件。
5. 根据权利要求4所述的方法，还包括如下步骤在形成所述氮化物 膜间隔件和以间隔件形状形成所述第二多层栅之间，使用热氧化在所述半导 体衬底上执行氧化工艺，其中所述半导体衬底是通过除去由回蚀工艺暴露的 所述隧道氧化物膜的部分区域而暴露的。
6. 根据权利要求4所述的方法，还包括如下步骤-除去通过除去所述垂直结构图案而暴露的所述隧道氧化物膜； 使用热氧化在通过除去所述隧道氧化物膜而暴露的所述半导体衬底上形成氧化物膜；以及通过执行使用光刻的光致抗蚀剂图案化工艺和杂质离子注入工艺，在所 述氧化物膜下面的所述半导体衬底中形成所述第一分离栅极和所述第二分 离栅极的共源极区。
7. 根据权利要求6所述的方法，还包括如下步骤通过执行使用光刻 的光致抗蚀剂图案化工艺和杂质离子注入工艺，在邻近所述第一分离栅极的 第二多层栅和所述第二分离栅极的第二多层栅的所述半导体衬底的各个部 分形成漏极区。
8. 根据权利要求3所述的方法，其中所述隧道氧化物膜的厚度形成为 50~80A，所述电荷陷阱氮化物膜的厚度形成为70 100A，所述缓冲氧化物 膜的厚度形成为50-80 A，以及所述氮化物膜或所述氧化硅膜的厚度沉积为 3000~4000A。
9. 根据权利要求1所述的方法，其中形成所述第二多层栅包括如下步 使用湿蚀刻除去间隔件形状的氮化物膜；在具有所述第一多层栅的所述半导体衬底上沉积多晶硅，其中从所述第 一多层栅除去了所述氮化物膜；以及通过在沉积的多晶硅上执行回蚀工艺，在所述第一多层栅的侧壁上以所 述间隔件形状形成所述第二多层栅。
10. 根据权利要求9所述的方法，其中在所述第一多层栅的除去了所述 氮化物膜间隔件的部分，所述第二多层栅接触所述第一多层栅。
全文摘要
本发明公开一种半导体器件的制造方法。该方法包括如下步骤在半导体衬底上形成氧化物-氮化物-氧化物(ONO)层，并且通过蚀刻所述ONO层在所述半导体衬底上形成凹陷；在所述凹陷上形成高于所述ONO层的垂直结构图案；在所述垂直结构图案的侧壁上顺序地形成间隔件氧化物膜和第一多层栅，并且在所述第一多层栅的侧壁的部分区域形成氮化物膜间隔件；除去所述氮化物膜间隔件，并且在所述第一多层栅的侧壁上以间隔件形状形成第二多层栅；以及通过除去所述垂直结构图案，形成彼此对称分开的第一分离栅极和第二分离栅极。本发明能够根据光刻中的套刻精度变化来防止存储器单元之间的特性变化。
文档编号H01L21/8247GK101609816SQ20091014969
公开日2009年12月23日 申请日期2009年6月19日 优先权日2008年6月20日
发明者郑熙炖 申请人:东部高科股份有限公司