屏蔽栅沟槽fet结构及其形成方法

专利名称：屏蔽栅沟槽fet结构及其形成方法
技术领域：
本发明大体涉及半导体技术，并且尤其涉及用于在屏蔽和非屏
蔽沟槽场效应晶体管(FET)中形成才及间电介质(IED)和其^f也电介 质区的结构和方法。
背景技术：
屏蔽栅沟槽FET相比于传统FET的优势在于屏蔽电极减小了 才册-漏电容(Cgd)并且改善了晶体管的击穿电压而不牺牲导通电阻。 传统屏蔽栅沟槽FET包括在栅电极之下的屏蔽电极。屏蔽电极和栅 电极通过称为极间电介质或IED的电介质层^皮相互绝缘。4册电极通 过栅电介质与其邻近的体区绝缘。用于形成IED和栅电介质的传统 方法包括热氧化处理和氧化物或氮化物化学气相沉积(CVD )处理。
由于IED具有对装置的电特性(诸如RDs。n、 Qgd和IgM)的显 著影响，因此质量、厚度和用于制造IED的方法非常重要。IED必 须具有足够的质量和厚度来支持在屏蔽电极和栅电极之间所需的电 压。如果IED太薄，可能会发生短路。如果IED太厚，可能很难保 证栅电极在体区的底面以下延伸。如果这两个区未对准，则Qgd将 减小并且RDs。n将增加。另外，栅电介质必须具有低界面电荷和电 介质陷阱电荷，以减少泄漏以及纟是高电介质质量。从而，需要用于形成具有改进的IED和栅电介质的屏蔽栅沟槽 FET的结构和方法。

发明内容
根据本发明的实施例，屏蔽栅沟槽场效应晶体管(FET)包括 延伸进入半导体区的沟槽。屏蔽电极设置在每个沟槽的底部。屏蔽 电极通过屏蔽电介质与半导体区绝缘。栅电极设置在沟槽中在屏蔽 电才及之上。才及间电介质(IED)包4舌在屏蔽电才及和4册电才及之间延伸 的4氐-k电介质。
在一个实施例中，栅电极包括金属。
在另一实施例中，半导体区进一步包括在衬底之上延伸的漂 移区、漂移区之上延伸的体区、以及体区中邻近于每个沟槽的源区。 在一些实施例中，沟槽延伸进入并终止于衬底内。在其他实施例中， 沟槽延伸进入并终止于漂移区内。
在另一实施例中，IED进一步包括在IED中部的绝缘材料，并 且低-k电介质沿绝缘材料的侧面和底部延伸。
在另一实施例中，栅电介质包括衬于上部沟槽侧壁的高-k电介质。
在再一实施例中，高-k电介质包括氧化物，并且氧化物的浓度 按照高-k电介质的厚度而渐次变化，氧化物的浓度在高-k电介质最 接近半导体区的部分中最高。
根据本发明的另 一实施例，形成屏蔽斥册沟槽场效应晶体管 (FET)的方法包括以下步骤。在半导体区中形成沟槽。在每个沟 槽的底部中形成屏蔽电极。在屏蔽电极之上形成极间电介质(IED )，其中，IED包括低-k电介质。在每个沟槽的上部中在IED之上形成
栅电极。
在一个实施例中，形成衬于上部沟槽侧壁的冲册电介质。栅电介 质包4舌高-k电介质。
在一个实施例中，高-k电介质进一步沿栅电才及的底部延伸。
在另一实施例中，斥册电介质进一步包括热氧化物。
以下详细描述和附图提供对本发明的特征和优点的更好理解。


图1A至图1C是根据本发明一个实施例的在用于形成具有源区 和体区的半导体结构的处理的各个阶段的简化截面图2A至图2C是才艮据本发明另一实施例的在用于形成具有源区 和体区的半导体结构的处理的各个阶段的简化截面图3A至图3I是根据本发明一个实施例的在用于形成屏蔽栅沟 槽FET结构的正D和栅电介质的处理的各个阶段的简化截面图4是#4居本发明 一个实施例的屏蔽^h'勾槽FET结构的简化截 面图5A至图5H是根据本发明另一个实施例的在用于形成屏蔽栅 沟槽FET结构的IED和栅电介质的处理的各个阶^a的简化截面图6是才艮据本发明一个实施例的屏蔽栅沟槽FET结构的简化截 面图；以及图7是根据本发明一个实施例的沟槽栅FET结构的简化截面图。
具体实施例方式
根据本发明的实施例，屏蔽牙册沟槽FET的IED包括低-k电介
质。这可以增加有效氧4匕物厚度(EOT)并且减小IED的厚度每丈感
性。在一些实施例中，沟槽FET的栅电介质包括具有或不具有渐次
变化组成的高-k电介质。这可以通过增加击穿电压和降低漏电流来
改善栅电介质质量。以下详细地描述本发明的这些和其他实施例以 及其他特4i和优点。
应该明白，以下描述仅是示例性的，并且本发明的范围不限于 这些特定实例。注意，本申请的多幅图的尺寸不4安比例确定，并且 有时，相对尺寸祐:;改大或缩小以更清楚地示出多种结构特征。
许多低-k电介质在扩散和激励注入物所要求的温度处不稳定。 /人而，在一些实施例中，在低-k沉积之前形成晶体管的源区和体区。 图1A至图1C以及图2A至图2C示出了根据本发明的实施例的在 低-k电介质的沉积之前执行源和体注入和推进(drive-in)的两种4支 术。
在图1A中， 〃使用传统掺杂剂注入和扩散处理在半导体区101 的上部中形成p型导电性的体区104和n+型导电性的源区106。在 图1B中，4吏用传统光刻和蚀刻才支术在半导体区101中形成沟槽100。 在一个实施例中，半导体区101包括在高掺杂n+型衬底(未示出) 之上延伸的n型漂移区102。在一些实施例中，沟槽100延伸进入 并终止于漂移区102中。在其他实施例中，沟槽100延伸通过漂移 区102并终止于衬底中。
12在图1C中，使用已知技术在沟槽100的底部中形成屏蔽电介 质116和屏蔽电极114。在一个实施例中，屏蔽电介质116的形成 可以包括使用传统氧化沉积处理或热氧化处理沿沟槽100的侧壁和 底部形成电介质层。屏蔽电极114的形成可以包括在电介质之上形 成一层多晶石圭以填充沟槽100。然后，可以使用已知技术蚀刻电介 质和多晶硅层，以使沟槽100的底部中的各层凹进，从而形成屏蔽 电介质116和屏蔽电极114。在一些实施例中，如图1C所示，屏蔽 电介质116的顶部凹进到屏蔽电才及114的顶部以下。
图2A至图2C示出了根据本发明另一实施例的替换栅处理，其 中，在形成低-k电介质之前执行源和体注入和推进。在图2A中， 使用传统光刻4支术和蚀刻4支术在半导体区201中形成沟槽200。可 以以与以上参考图1C所述的方式类似的方式在沟槽200的底部中 形成屏蔽电介质216和屏蔽电极214。使用已知技术在屏蔽电极214 之上形成IED 212。在一个实施例中，IED 212的形成可以包括"使用 传统氧化沉积处理或热氧化处理沿上部沟槽侧壁并在屏蔽电极214 之上形成电介质层。可以4吏用一种或多种传统干或湿蚀刻处理-使电 介质层凹进并形成IED 212。 4吏用已知技术形成4于于沟槽200的上 部侧壁的4册电介质210。在一个实施例中，4册电介质210的形成可 以包4^f吏用传统氧化沉积处理或热氧化处理沿上部沟槽侧壁形成电 介质层。^吏用传统多晶,圭沉积处理和蚀刻处理在4册电介质210之上 形成栅电极208。在一个实施例中，栅电极208的形成可以包括利 用多晶硅填充沟槽200，以及使用一种或多种蚀刻处理使多晶硅凹 进并且形成栅电极208。
在图2B中，4吏用传统掺杂剂注入和扩散处理在半导体区201 的上部中形成p型导电性的体区204和n+型导电性的源区206。注 意，可以在形成源区和体区之前在4册电极208之上形成电介质盖。 可以通过使用传统蚀刻处理去除栅电极208、；断电介质210和IED 212以形成图2C中所示的结构。在一些实施例中，不是所有IED212都被去除并且一层IED 212保留在屏蔽电极214的顶部和屏蔽电介 质216之上。屏蔽电极214和屏蔽电介质216保留在沟槽200的底 部中，同时体区204和源区206保留在半导体区201的上部中。
图1C和图2C中所示的结构可以被进一步处理以形成根据本发 明的实施例的包括低-k IED的屏蔽栅沟槽FET。图3A至图31是才艮 据本发明一个实施例的用于形成屏蔽栅沟槽FET结构的处理的各个 阶段的筒化截面图。
在图3A中，4吏用已知^支术沿上部沟槽侧壁并且在屏蔽电才及314 和屏蔽电介质316之上形成低-k电介质318。低-k电介质318还可 以覆盖邻近于沟槽300的台面区(mesa region )。在一个实施例中， j氐-k电介质318可以^使用传统《氐-k沉积处J里来形成并且具有 1000-2000A范围内的有效氧化物厚度(EOT )。 EOT是指每单位面 积具有相同容量的二氧化硅的物理(或实际)厚度。对于相同的 EOT,由于更低的介电常数，低-k膜的物理厚度比二氧化硅薄。低 -k电介质318的物理厚度取决于其介电常数。
虽然本发明不限于特定低-k材料，但是可以:帔用于形成低-k电 介质318的材料的一些实例包括掺杂的氧化物、多孔氧化物、有机 材料等。还可以使用具有化学式SiOx的氧化物，其中，x<2。通常 被使用以降低氧化物的介电常数的掺杂剂包括碳、氢、氟等。
在图3B中，使用已知技术在沟槽300的上部内部中形成绝缘 材料320。在一个实施例中，电介质材料320包括非掺杂的氧化物 并且可以使用传统氧化沉积处理来形成。例如，绝缘材料320可以 包括TEOS并且可以使用传统化学气相沉积(CVD)处理来形成。 在图3C中， -使用一个或多个传统蚀刻处理^f吏^氐-k电介质318和绝 缘材料320凹进以形成极间电介质(IED) 332。在一个实施例中，IED 332包括在IED 332的中部的绝缘材剩-320，而低-k电介质318沿绝缘材料320的侧面和底部延伸。在一 些实施例中，IED332还可以包括保留在如参考图2B所描述的屏蔽 电介质的顶部之上的一层IED 212。沿沟槽侧壁的IED 332的顶部 可以凹进到体区304之下。
包括低-k电介质的IED增加了 EOT，从而使IED能够支持更 高的电压。另夕卜，包括低-k电介质的IED不太容易受到厚度改变的 影响。例如，如果IED是具有介电常数为3.9和目标EOT为1000A 的氧化物，则10%的厚度减小将减小物理厚度并将EOT减小到 900A，这低于目标EOT。相反地，如果IED包括具有1000A物理 厚度和1500A EOT的低-k电介质，则10%的厚度减小将会使物理 厚度减小到900A，但是EOT仍将为1350A,这高于目标EOT。从 而，包括低-k电介质的正D有利地提供余量以支持屏蔽电极和栅电 才及之间所需的电压。
如图3D所示，可以^使用传统;冗积处理或热fU匕处理沿沟槽300 的上部侧壁形成电介质322。在一个实施例中，电介质322可以包 括具有厚度在50-200A范围内的氧化物。在一些实施例中，可以在 相对低的温度形成电介质322,以防止低-k电介质318的劣化。例 如，在一个实施例中，可以^使用热氧^:处理在650-750。C之间的温 度形成电介质322。与沉积的栅电介质相比，热氧4匕物可以通过降 低界面电荷和电介质陷阱电荷来改善栅电介质质量。
如图3E所示，可以4吏用已知才支术在电介质322和IED 332之 上形成高-k电介质324。在一个实施例中，可以^吏用传统原子层;^ 积(ALD )、 CVD或物理气相沉积(PVD )处理形成高-k电介质324。 例如，在一个实施例中，高-k电介质324可以使用ALD处理来形 成并且具有在50-500A范围内的EOT。对于相同的EOT，由于更高 的介电常数，高-k模的物理厚度比二氧化硅更厚。高-k电介质324的物理厚度取决于其介电常数。在一个实施例中，高-k电介质324 可以包括具有物理厚度在100-700A范围内的氧化铪(HfOx )。
虽然本发明不限于特定高-k材料，但是可以被用于形成高-k电 介质324的高-k材料的实例包括掺杂氧化物、金属氧化物和他们的 石圭酸盐等。通常^皮用于增加氧^f匕物的介电常lt的一种杂质为氮。通 常使用的金属氧化物包括氧化铪、氧化4告等。
在 一些实施例中，栅电介质仅包括电介质322或高-k电介质324 之一。例如，在一些实施例中，高-k电介质324可以代替电介质322。 在这些实施例中，高-k电介质324可以衬于上部沟槽侧壁并且可以 直4妄与半导体区4妾触。多种高-k电介质可以以相对^f氐的温度形成并 且更易于与具有4氐温稳定性的低-k电介质结合。在其他实施例中， 仅电介质322可以被形成作为用于使栅电极与周围的体区绝缘的栅 电介质。
另外，在一些实施例中，高-k电介质324可以具有渐次变化的 成分以获得期望的EOT，改进击穿，以及减小漏电流。例如，在栅 电介质^f又包括高-k电介质324的实施例中，高-k电介质324的成分 可以'渐次变^:以改善电介质质量。作为一个实例，包4舌氧4b物的高 -k电介质在半导体区的界面附近可以具有最高浓度的氧化物。更高 浓度的氧化物通常通过降低界面陷阱电荷和电介质陷阱电荷改善膜 质量。
如图3F所示，可以〗吏用已知技术在高-k电介质324之上形成 导电衬326。在一个实施例中，导电衬326可以包括金属并且可以 4吏用传统金属沉积处理形成为具有150-700A范围内的厚度。在一 些实施例中，导电衬326可以被用于调节随后形成的金属栅电极的 功函数和晶体管阈值电压。导电村326还可以在金属栅电极和栅电介质之间提供阻挡层。通常用于形成导电衬326的材料的一些实例 包括钽、氮化钽、氮化钛等。
在图3G和图3H中，使用已知技术形成栅电极328。在一个实 施例中，栅电极328可以包括金属并且使用传统金属沉积处理和蚀 刻处理形成。例4口，如图3G中所示，^C积处J里可以寻皮用于;^积、才册 电才及层并且填充沟槽300。然后,如图3H所示， 一种或多种蚀刻处 理被用于使该层凹进以形成栅电极。在其他实施例中，栅电极328 可以包括多晶石圭(4参杂的和非掺杂的)并且4吏用传统多晶石圭沉积处 理和蚀刻处理来形成。在这些实施例中，多晶硅电极可以代替衬和 金属电才及。
如图31所示，可以使用已知技术在该结构之上形成电介质衬 330。在一个实施例中，电介质衬330可以包括氮化物并且使用传统 LPCVD处理形成。在一些实施例中，电介质^于330可以防止4册电^f及 328和导电衬326在随后的处理中被氧化。
可以z使用多种已知4支术中的4壬一种来形成屏蔽4册沟槽FET结 构的其余部分。图4示出了才艮据本发明一个实施例的更完整屏蔽片册 沟槽FET结构的简化截面图。
在图4中，半导体区401包括在高掺杂n+型衬底440之上的n 型漂移区402。在该实施例中，沟槽400延伸进入漂移区402中。P 型导电性的体区404在漂移区402之上延伸。n+型导电性的源区406 在沟槽400侧面。在一个实施例中，漂移区402是使用已知技术在 衬底440之上形成的n型外延层的一部分。屏蔽电介质416、屏蔽 电极414、 IED 432、冲册电介质(包括电介质422和高-k电介质424 )、 导电衬426、栅电才及428、以及电介质衬430都4吏用参考图3A至图 31描述的技术类似的技术形成。图4中的截面对应于4吏用开》文单元配置以及其中源区406和沟 槽400为条带状并相互并行延伸的实施例。使用传统处理沿源带周 期性地或连续地形成p+型导电性的重体区436。可以-使用传统自对 准处理形成三角形源和重体^妄触。在一个实施例中，可以-使用已知 技术在该结构之上形成电介质层(例如，BPSG)。传统蚀刻和/或化 学机械抛光(CMP)处理被用于使电介质层凹进并且形成电介质盖 438。在其他实施例中，电介质层可以使用已知技术被图案化以形成 电介质圆顶(未示出)。在该实施例中，电介质圓顶可以净皮用于形成 重体4妄触开口 。电接触源区406和重体区436的顶侧导电互连层434 (例如，包括金属)可以形成在整个结构之上。类似地，电接触衬 底440的后侧的底侧导电互连层(未示出)(例如，包括金属)可以 使用已知技术来形成。本发明的方法不限于开放单元配置。考虑本 披露，在封闭单元配置中实现本发明对于本领域技术人员来说是显 而易见的。
图5A至图5H是才艮据本发明的另一实施例的示出用于形成包括 低-k IED的屏蔽4册沟槽FET的可选处理的筒化截面图。与图3A至 图3I所示的处理类4以，该处理以图1C或图2C中所示的结构开始。
在图5A中，可以4吏用已知4支术(例如，S走涂处理或CVD处理) 在沟槽500中在屏蔽电极514和屏蔽电介质516之上形成低-k电介 质518。在图5B中，使用一种或多种传统蚀刻处理使低-k电介质 518凹进以形成才及间电介质(IED) 532。沿沟槽侧壁的IED 532的 顶部可以凹进到体区504之下。
图5C-图5H中所示的其余处理步骤分别类似于关于图3D-图 31的上述处理，从而仅简单地进行描述。如图5C所示，可以使用 传统氧化沉积或热氧化处理沿沟槽500的上部侧壁形成电介质522。 如图5D所示，可以使用已知才支术在电介质522之上形成高-k电介 质524。电介质522和高-k电介质524形成栅电介质。如图5E所示，可以使用传统金属沉积处理在高-k电介质524之上形成导电衬526。 在图5F和图5G中，4吏用传乡充:沉积处理和蚀刻处理形成4册电才及528。 如图5H所示，j吏用传统沉积处J里在该结构之上形成电介质4于330。
可以《吏用多种已知才支术中的任一种形成屏蔽冲册沟槽FET结构 的其余部分。图6示出了根据本发明一个实施例的更完整屏蔽栅沟 槽FET结构的简化截面图。图6所示的结构类似于图4所示的结构。 但是，在图6中，IED632不包括绝缘材料420。作为代替，IED 632 ^又由^f氐-k电介质构成。
在其他优点和特征中，才艮据本发明一个实施例形成的IED和栅 电介质具有增加的EOT(具有^f氐介电常凄t的IED具有比氧化物更高 的EOT)、降低的厚度敏感性(IED具有余量以支持在屏蔽电极和 栅电极之间所需的电压)、改善了的IED和体区的对准(减小了的 IED的物理厚度提供余量)、与多种低-k电介质的低温稳定性的兼容 性(在^[氐-k电介质形成之前可以形成源区和体区)、以及改善了的 才册电介质质量(通过4吏高-k电介质的成分渐次变化)。
在一些实施例中， -使用与上述4支术类似的4支术有利地在屏蔽棚-沟槽FET的屏蔽电介质中结合低-k电介质。例如，图4中的屏蔽电 介质416可以包括以与低-k电介质418类似的方式形成的低-k电介 质。这样，低-k屏蔽电介质可以与漂移区402的掺杂浓度一起被谨 慎地设计以获取漂移区中的最佳电荷平衡，同时最小化RDS。n并且不 会不利地影响屏蔽电介质的击穿特征。
图7是根据本发明另一实施例的沟槽栅FET结构的简化截面 图。图7中所示的结构包括沿沟槽的底部延伸的低-k电介质，以通 过增加沟槽底部电介质(TBD)的EOT来减少斥册电荷。增力卩了的 EOT通过减少栅-漏电容来减少4册电荷。此夕卜，4氐-kTBD有助于减
19小沿沟槽的底部的电场，其中，在沟槽底部会由于高电场而导致雪 崩击穿。
图7中所示的结构可以z使用与上述处理类4以的处理来形成。可 以以与参考图1A-图1C或图2A-图2C描述的类似方式形成体区 704、源区706、以及沟槽700。可以以参考图5A-图5C描述的类似 方式形成低-k电介质718，其可以包括利用低-k电介质填充沟槽 700,然后执行传统凹进蚀刻以沿沟槽700的底部形成^[氐-k电介质 718。如参考图3E和图5D所描述的，可以使用传统高-k沉积处理 沿沟槽侧壁并且在低-k电介质718之上形成高-k电介质624。在图 7中所示的实施例中的栅电介质不包括与先前实施例中所示的高-k 电介质分离的电介质。但是，如参考图3D和图5C所描述的，可以 形成分离的电介质。导电衬726、栅电极728、电介质衬730、以及 电介质盖738均可以如图3F-图31以及图5E-图5H所示那样形成。 导电互连层734、重体区736、以及三角形接触可以如图4所示那样 形成。
注意，虽然图中所示的实施例示出了 n-沟道FET， ^f旦是可以通 过使多种半导体区的极性反相而获得p-沟道FET。而且，在半导体 区包括在衬底之上延伸的外延层的实施例中，获得了衬底和外延层 是相同导电类型的MOSFET，以及获得了衬底具有与外延层相反的 导电类型的IGBT。
虽然示出和描述了多个特定实施例，^f旦是本发明的实施例不限 于此。例如，上述多种实施例可以用硅、碳化硅、砷化镓、氮化镓、 金刚石、或其他半导体材料实现。而且，在不脱离本发明的范围的 情况下，本发明的 一个或多个实施例的净争4正可以与本发明的其4也实 施例的一个或多个特^正结合。
从而，本发明的范围不应该才艮据以上描述来确定，而是应该才艮 据所附权利要求及其等价物的全部范围来确定。
权利要求
1.一种屏蔽栅沟槽场效应晶体管(FET)，包括多个沟槽，延伸进入半导体区中；屏蔽电极，位于每个沟槽的底部，所述屏蔽电极通过屏蔽电介质与所述半导体区绝缘；栅电极，位于所述屏蔽电极之上；以及极间电介质(IED)，在所述屏蔽电极和所述栅电极之间延伸，所述IED包括低-k电介质。
2. 根据权利要求1所述的屏蔽栅沟槽FET，其中，所述IED包 括高-k电介质，所述高-k电介质在所述低-k电介质和所述栅 电才及之间延伸。
3. 根据权利要求1所述的屏蔽栅沟槽FET，其中，所述栅电极包 括金属。
4. 根据权利要求1所述的屏蔽栅沟槽FET，进一步包括导电衬，在所述4册电极和所述半导体区之间延伸。
5. 根据权利要求1所述的屏蔽栅沟槽FET，其中，所述半导体区 进一步包4舌第一导电类型的漂移区，在衬底之上延伸，所述衬底具 有比所述漂移区高的掺杂浓度；第二导电类型的体区，在所述漂移区之上延伸；以及所述第一导电类型的多个源区，在所述体区中邻近于每 个所述沟槽，其中，所述多个沟槽延伸进入并终止于所述4于 底内。
6. 根据权利要求1所述的屏蔽栅沟槽FET,其中，所述半导体区 包括第一导电类型的漂移区，在衬底之上延伸，所述衬底具 有比所述漂移区高的掺杂浓度；第二导电类型的体区，在所述漂移区之上延伸；以及所述第一导电类型的多个源区，在所述体区中邻近于每 个所述沟槽，其中，所述多个沟槽延伸进入并终止于所述漂 移区内。
7. 根据权利要求6所述的屏蔽栅沟槽FET,其中，所述IED的 顶面相对于所述体区是凹进的。
8. 根据权利要求6所述的屏蔽栅沟槽FET，进一步包括互连层，在所述半导体区之上延伸，所述互连层与所述 多个源区接触并且通过电介质盖与所述栅电极隔离；以及电介质衬，包括在所述电介质盖和所述栅电极之间延伸 的氮化物。
9. 根据权利要求1所述的屏蔽栅沟槽FET,其中，所述IED进 一步包括所述IED中部的绝纟彖材并牛，所述〗氐-k电介质沿所述 纟色纟彖材泮+的侧面和底部延伸。
10. 根据权利要求9所述的屏蔽栅沟槽FET，其中，所述绝缘材料 包括非掺杂氧化物。
11. 根据权利要求1所述的屏蔽栅沟槽FET,包括衬于上部沟槽侧 壁的栅电介质，所述栅电介质包括高-k电介质。
12. 根据权利要求11所述的屏蔽栅沟槽FET，其中，所述高-k电 介质包括氧化物，并且所述氧化物的浓度按照所述高-k电介质 的厚度渐次变化，在所述高-k电介质最4妾近所述半导体区的部 分中，所述氧化物的浓度最高。
13. 根据权利要求11所述的屏蔽栅沟槽FET,其中，所述高-k电 介质沿所述栅电极的底部延伸。
14. 根据权利要求11所述的屏蔽栅沟槽FET，其中，所述IED的 物理厚度小于所述4册电介质的物理厚度。
15. 根据权利要求11所述的屏蔽栅沟槽FET，其中，所述栅电介 质进一步包i舌热氧化物。
16. —种屏蔽栅沟槽场效应晶体管(FET)，包括多个沟槽，延伸进入半导体区中； 屏蔽电极，位于每个所述沟槽的底部； 栅电极，位于所述屏蔽电极之上；才及间电介质(IED)，在所述屏蔽电极和所述斥册电极之间 延伸，所述正D包括低-k电介质和氧化区，所述低-k电介质 沿所述氧化区的每个侧面和底部延伸；以及栅电介质，在所述4册电极和所述半导体区之间延伸，所 述栅电介质包括高-k电介质。
17. 根据权利要求16所述的屏蔽栅沟槽FET，其中，所述高-k电 介质包括氧化物，并且所述氧化物的浓度按照所述高-k电介质 的厚度渐次变化，在所述高-k电介质最接近所述半导体区的部 分中，所述氧化物的浓度最高。
18. 根据权利要求16所述的屏蔽栅沟槽FET，其中，所述高-k电 介质沿所述栅电极的底部延伸。
19. 根据权利要求16所述的屏蔽栅沟槽FET，进一步包括才册电介质，4于于上部沟槽侧壁；以及半导体4于，在所述栅电极和所述斥册电介质之间延伸。
20. 根据权利要求16所述的屏蔽栅沟槽FET，其中，所述栅电极 包括金属。
21. —种半导体结构，包括多个沟槽，延伸进入半导体区中； 栅电极，位于每个所述沟槽中；4册电介质，衬于每个所述沟槽的相对的各侧壁；以及沟槽底部电介质(TBD),在所述4册电才及和所述半导体区 之间沿每个所述沟槽的底部延伸，所述TBD包括低-k电介质。
22. 才艮据4又利要求21所述的半导体结构，其中，所述TBD的有效 氧化物厚度(EOT)大于所述栅电介质的EOT。
23. 根据权利要求21所述的半导体结构，其中，所述TBD的物理 厚度小于所述栅电介质的物理厚度。
24. 根据权利要求21所述的半导体结构，其中，所述栅电极包括 金属。
25. 根据权利要求21所述的半导体结构，进一步包括半导体衬，在所述4册电极和所述栅电介质之间延伸。
26. 根据权利要求21所述的半导体结构，其中，所述栅电介质包 括高-k电介质，所述高-k电介质沿所述栅电极的每个侧面和底 部延伸。
27. 根据权利要求26所述的半导体结构，其中，所述高-k电介质 包括氧化物，所述氧化物的浓度4安照所述高-k电介质的厚度渐 次变化，在所述高-k电介质最接近所述半导体区的部分中，所 述氧化物的浓度最高。
28. —种屏蔽^3"沟槽场效应晶体管(FET),包括多个沟槽，延伸进入半导体区中；屏蔽电极，位于每个所述沟槽的底部，所述屏蔽电极通 过屏蔽电介质与所述半导体区绝缘；才册电4及，〗立于所迷屏蔽电4及之上；以及才及间电介质(IED),在所述屏蔽电极和所述栅电极之间 延伸，其中，所述屏蔽电介质和所述IED包括低-k电介质。
29. 根据权利要求28所述的屏蔽栅沟槽FET,其中，所述IED进 一步包4舌所述IED中部的绝纟彖材并牛，所述j氐-k电介质沿所述 绝續3才冲+的侧面和底部延伸。
30. 根据权利要求28所述的屏蔽栅沟槽FET,包括衬于上部沟槽 侧壁的栅电介质，所述4册电介质包括高-k电介质。
31.—种用于形成屏蔽4册沟槽场效应晶体管(FET)的方法，所述 方法包括在半导体区中形成多个沟槽；在每个所述沟槽的底部中形成屏蔽电才及；形成在所述屏蔽电极之上延伸的极间电介质(IED),所 述IED包4舌〗氐-k电介质；以及
32. 根据权利要求31所述的方法，其中，所述IED包括高-k电介 质，所述高-k电介质在所述低-k电介质和所述栅电才及之间延伸。
33. 根据权利要求31所述的方法，其中，所述栅电极包括金属。
34. 才艮据4又利要求31所述的方法，进一步包4舌形成衬于上部沟槽侧壁的栅电介质；以及形成在所述4册电极和所述4册电介质之间延伸的导电4于。
35. 根据权利要求31所述的方法，其中，形成所述IED进一步包 括在所述IED中部中形成绝缘材料，以使所述低-k电介质 沿所述绝纟彖材并+的侧面和底部延伸。
36. 根据权利要求35所述的方法，其中，所述绝缘材料包括非掺 杂氧化物。
37. 根据权利要求31所述的方法，进一步包括形成村于上部沟槽侧壁的栅电介质，所述4册电介质包括 高-k电介质。
38. 根据权利要求37所述的方法，其中，所述高-k电介质包括氧 化物，所述氧化物的浓度按照所述高-k电介质的厚度渐次变 化，在所述高-k电介质最接近所述半导体区的部分中，所述氧 化物的浓度最高。
39. 根据权利要求37所述的方法，其中，所述高-k电介质进一步 沿所述4册电极的底部延伸。
40. 根据权利要求37所述的方法，其中，所述栅电介质进一步包 括热氧化物。
41. 根据权利要求31所述的方法，其中，所述半导体区包括在衬 底之上延伸的外延层，所述方法进一步包括在形成所述IED之前，形成在所述外延层中延伸的第二 导电类型的体区；在形成所述IED之前，在所述体区中形成邻近于每个所 述沟槽的所述第一导电类型的多个源区；以及形成在所述半导体区之上延伸的导体层，所述导体层与 所述多个源区4妄触并通过电介质盖与所述4册电才及隔离。
42. 根据权利要求41所述的方法，进一步包括形成在所述4册电才及和所述电介质盖之间延伸的电介质 衬，所述电介质衬包括氮化物。
全文摘要
屏蔽栅沟槽场效应晶体管(FET)包括延伸进入半导体区中的多个沟槽。屏蔽电极设置在每个沟槽的底部。屏蔽电极通过屏蔽电介质与半导体区绝缘。栅电极在每个沟槽中设置在屏蔽电极之上，并且极间电介质(IED)包括在屏蔽电极和栅电极之间延伸的低-k电介质。
文档编号H01L29/78GK101626033SQ20091015893
公开日2010年1月13日 申请日期2009年7月8日 优先权日2008年7月9日
发明者潘南西, 詹姆斯·J·墨菲 申请人:飞兆半导体公司