专利名称：Esd保护电路及其制造方法
技术领域：
本发明涉及一种电路的ESD(Electrostatic Discharge，静电放电)保护电路。
背景技术：
利用二极管形成的ESD保护电路比较注重二极管引入的寄生电容，特别是应用 于高速电路时。二极管所引入的寄生电容越小，响应速度越快。通常由TVS (Transient Voltage Suppressor,瞬态电压抑制)二极管形成的ESD保护电路含有浅沟槽做的电容，这 种结构的缺点是需要额外的可是浅沟槽的工艺步骤，工艺成本较高。
发明内容
本发明所要解决的技术问题是提供一种ESD保护电路，只引入很小的寄生电容， 并且不需要刻蚀沟槽的工艺步骤。为解决上述技术问题，本发明ESD保护电路包括ρ型重掺杂衬底10之上为ρ型外延层12 ；在ρ型外延层12和/或ρ型重掺杂衬 底10之中至少具有两个独立的η阱13a、13b ；所述ρ型外延层12中具有多个隔离区14，所 述多个隔离区14将η阱13a、13b之间相互隔离；所述η阱13a和/或ρ型重掺杂衬底10 之中具有η型重掺杂齐纳离子注入区11 ；所述η阱13a中具有ρ型重掺杂区15a ；所述η阱 13b中具有η型重掺杂区16 ；所述隔离区14和ρ型重掺杂区15a、15b之上为导电层17接 输入输出电信号；所述P型重掺杂衬底10通过导电层18接地。所述ESD保护电路的制造方法包括如下步骤第1步，以离子注入工艺形成ρ型重掺杂衬底10，所述ρ型重掺杂衬底10的底部 通过导电层18接地；第2步，在ρ型重掺杂衬底10之中以离子注入工艺形成η型重掺杂齐纳离子注入 区11，所述η型重掺杂齐纳离子注入区11和P型重掺杂衬底10构成了齐纳二极管21 ；第3步，在ρ型重掺杂衬底10之上生长ρ型外延层12 ；第4步，在ρ型外延层12和/或ρ型重掺杂衬底10之中以离子注入工艺形成至 少两个独立的η阱13a、13b ；第5步，在P型外延层12的上表面形成多个隔离区14，对η阱13a、13b之间进行 隔离；第6步，在所述η阱13a、13b中以离子注入工艺分别形成ρ型重掺杂区15a、15b ；第7步，在所述η阱13b中所述ρ型重掺杂区15b的位置以离子注入工艺形成η 型重掺杂区16，所述η型重掺杂区16完全覆盖原ρ型重掺杂区15b ；第8步，在硅片表面形成一层导电层17连接输入输出电信号。本发明ESD保护电路，具有较小的寄生电容，因而适用于高速电路之中。并且隔离 区14的侧壁和底部为掺杂浓度很低的η阱13a、13b、或ρ型外延层12，这能使沟道表面电 场降低，减小热电子注入效应，提高器件的安全工作区和可靠性。
图1是本发明ESD保护电路的硅片剖面示意图；图2是图1的等效电路示意图；图3a 图池是本发明ESD保护电路的制造方法的各步骤示意图。图中附图标记说明10为ρ型重掺杂衬底；11为η型重掺杂齐纳离子注入区；12为ρ型外延层；13a、 13b为η阱；14为隔离区；1如、1釙为ρ型重掺杂区；16为η型重掺杂区；17、18为导电层； 21为齐纳二极管；22为第一二极管；23为第二二极管。
具体实施例方式请参阅图1，本发明ESD保护电路的结构为ρ型重掺杂衬底10之上为ρ型外延层 12。在ρ型外延层12和/或ρ型重掺杂衬底10之中至少具有两个独立的η阱13a、13b。 “独立”的含义是两个或多个阱之间没有重合的部分。η阱13a、13b的顶部为ρ型外延层12 的上表面，底部为ρ型外延层12的下表面或更下方的ρ型重掺杂衬底10之中。ρ型外延层 12的上表面具有多个隔离区14，这些隔离区14至少至少将这些η阱13a、1 之间相互隔 离。η阱13a和/或ρ型重掺杂衬底10之中具有η型重掺杂齐纳离子注入区11，η型重掺 杂齐纳离子注入区11的顶部在η阱13a之中，底部为η阱13a的下表面或更下方的ρ型重 掺杂衬底10之中。η阱13a中临近上表面具有ρ型重掺杂区15a。η阱13b中临近上表面 具有η型重掺杂区16。隔离区14和ρ型重掺杂区15a、1 之上为导电层17接输入输出电 信号。P型重掺杂衬底10通过导电层18接地。导电层17、18例如为金属电极。上述ESD保护电路的等效电路如图2所示，ESD保护电路由并联的第一支路和第 二支路构成，第一支路由齐纳二极管21和第一二极管22串联构成，第二支路为第二二极管 23。具体而言，ρ型重掺杂区15a、η阱13a、η型重掺杂齐纳离子注入区11、ρ型重掺杂衬 底10构成第一支路，P型重掺杂区15b、η型重掺杂区16、η阱13b、ρ型重掺杂衬底10构 成第二支路。其中的η型重掺杂齐纳离子注入区11和ρ型重掺杂衬底10构成齐纳二极管 21 (稳压二极管)，ρ型重掺杂区1 和η阱13a构成第一二极管22，η阱1 和ρ型重掺 杂衬底10构成第二二极管23。上述ESD保护电路的整体寄生电容为并联的两条支路的寄生电容之和。由于第 一二极管22是由ρ型重掺杂区1 和η阱13a构成，而η阱13a的掺杂浓度很低，因此第 一二极管22的寄生电容很小。齐纳二极管21与第一二极管22串联后，所形成的第一支路 的寄生电容小于第一二极管22的寄生电容。又由于第二二极管23是由η阱1 和ρ型重 掺杂衬底10构成，而η阱13b的掺杂浓度很低，因此第二二极管23即第二支路的寄生电容 也很小。这样，ESD保护电路的整体寄生电容就很小。寄生电容小，使得整个ESD保护电路 的充放电周期短，因此可以提高电路速度。本发明ESD保护电路适用于5V以下的静电防护，例如对输入输出电信号中的静电 进行防护，也可以对导电层17上来源的其他静电进行防护。当输入电压大于Vdd(器件的工 作电压)时，通过第一支路进行保护，利用齐纳二级管击穿时电流增加相对比较缓慢的优 点，可保护电路不受大电流破坏。当输入电压小于Vss (地电位)时，则可通过第二支路泄放电荷，保证了输入输出电压在允许范围内加载到内部电路上。上述ESD保护电路的制造方法包括如下步骤第1步，请参阅图3a，以离子注入工艺注入ρ型杂质，形成ρ型重掺杂衬底10。ρ 型重掺杂衬底10中P型杂质的体浓度为1 X IO19 1 X IO20个原子(离子)/立方厘米之 间，常用的P型杂质如硼等。此时的P型重掺杂衬底10的下表面已形成导电层18，并通过 导电层18接地。第2步，请参阅图北，在ρ型重掺杂衬底10之中以离子注入工艺注入η型杂质，在 P型重掺杂衬底10中临近上表面处形成η型重掺杂齐纳离子注入区11，所述η型重掺杂齐 纳离子注入区11与P型重掺杂衬底10形成齐纳二极管21。常用的η型杂质如磷、砷、锑 等，离子注入剂量为5 X IO14 5 X IO15原子(离子)/平方厘米。第3步，请参阅图3c，在ρ型重掺杂衬底10之上生长ρ型外延层12，即淀积一层 P型单晶硅，厚度为4 5 μ m。外延工艺通常在高温下进行，例如高于1000°C，因此在外延 生长ρ型单晶硅12的同时，所述η型重掺杂齐纳离子注入区11也随之生长。第4步，请参阅图3d，在ρ型外延层12和/或ρ型重掺杂衬底10之中以离子注入 工艺注入η型杂质，从而在ρ型外延层12和/或ρ型重掺杂衬底10中临近ρ型外延层12 的上表面处形成至少两个独立的η阱13a、13b。所形成的η阱13a、13b的底部为ρ型重掺 杂衬底10的上表面或更下方的ρ型重掺杂衬底10之中。因此η阱13a、13b的深度至少与 P型外延层12的厚度相同，即4 5 μ m，通常也称为深η阱13a、13b。所述η型重掺杂齐纳 离子注入区11在所述η阱13a和/或ρ型重掺杂衬底10之中。所述η型重掺杂齐纳离子 注入区11的底部为η阱13a的底部或更下方的ρ型重掺杂衬底10之中。这一步离子注入 的剂量为1 X IO12 1 X IO13原子(离子)/平方厘米。第5步，请参阅图3e，在ρ型外延层12的上表面以场氧隔离(LOCOS)或浅槽隔离 (STI)工艺刻蚀沟槽，填充如氧化硅、氮化硅、氮氧化硅等介质后形成多个隔离区14。这些 隔离区14位于η阱13a、13b的两端，用于隔离η阱13a、13b，自然也就隔离了后续形成的源 区、漏区(即P型重掺杂区15a、15b)。第6步，请参阅图3f，在η阱13a、13b中以离子注入工艺注入ρ型杂质，从而在η 阱13a中临近上表面处形成ρ型重掺杂区15a，在η阱1 中临近上表面处形成ρ型重掺杂 区15b。离子注入的剂量为IXlO15 5X1015原子(离子)/平方厘米。第7步，请参阅图3g，在η阱13b中的ρ型重掺杂区15b位置以离子注入工艺注 入η型杂质，从而在η阱13b中的原ρ型重掺杂区1 位置形成η型重掺杂区16。η型重 掺杂区16在水平和垂直方向上均完全覆盖原ρ型重掺杂区15b。这一步中离子注入的剂量 为1 X IO15 5 X IO15原子(离子)/平方厘米，并且离子注入剂量大于第6步中离子注入剂 量，相当于以较多的η型杂质注入抹去原有的ρ型掺杂区并使其变为η型掺杂区。第8步，请参阅图3h，在硅片表面淀积一层导电层17连接输入输出电信号，例如淀 积一层金属经过高温退回后形成一层金属硅化物作为导电层17。图3a 图池中示意性地表示了两条第二支路，这会带来更加的电荷泻放效果。但 依据本申请的原理，仅有一条第二支路也是完全可行的。上述方法第6步、第7步中，先对硅片表面以不用掩膜版的方式普注ρ型杂质形成 P型重掺杂区15a、15b，再用一块掩膜版注入η型杂质将ρ型重掺杂区1 变为η型重掺杂区16。这种方法的优点是只使用一块掩膜版即可，节约了制造成本。上述方法第6步、第7步也可以替换为以下工艺步骤第6’步，在η阱13a中以离子注入工艺注入ρ型杂质，从而在η阱13a中临近上 表面处形成P型重掺杂区15a，离子注入的剂量为1 X IO15 5 X IO15原子(离子)/平方厘 米。第7’步，在η阱13b中以离子注入工艺注入η型杂质，从而在η阱13b中临近上 表面处形成η型重掺杂区16，离子注入的剂量为IXlO15 5Χ1015原子(离子)/平方厘米。所替换的第6’步、第V步需要两块掩膜版，增加了制造成本。上述ESD保护电路的制造方法与现有CMOS逻辑工艺完全兼容，并具有工艺简单、 易于实施的优点。综上所述，本发明ESD保护电路及其制造方法，寄生电容小，反应速度快，制造简 单，特别适合用作5V以下的输入输出ESD电路保护。
权利要求
1.一种ESD保护电路，其特征是，ρ型重掺杂衬底(10)之上为ρ型外延层(12)；在ρ 型外延层(1 和/或P型重掺杂衬底(10)之中至少具有两个独立的η阱(13a)、(13b)； 所述P型外延层(12)中具有多个隔离区(14)，所述多个隔离区(14)将η阱(13a)、(13b) 之间相互隔离；所述η阱(13a)和/或ρ型重掺杂衬底(10)之中具有η型重掺杂齐纳离子 注入区(11)；所述η阱(13a)中具有ρ型重掺杂区(15a)；所述η阱(1 )中具有η型重掺 杂区(16)；所述隔离区(14)和ρ型重掺杂区(15a)、(15b)之上为导电层(17)接输入输出 电信号；所述P型重掺杂衬底(10)通过导电层(18)接地。
2.根据权利要求1所述的ESD保护电路，其特征是，所述η型重掺杂齐纳离子注入区 (11)和P型重掺杂衬底(10)构成齐纳二极管(21)；所述ρ型重掺杂区(15a)和η阱(13a) 构成第一二极管02)；所述η阱(13b)和ρ型重掺杂衬底(10)构成第二二极管03)；所 述ESD保护电路的等效电路包括并联的第一支路和第二支路，所述第一支路为齐纳二极管 (21)和第一二极管0 串联，所述第二支路为第二二极管03)。
3.如权利要求1所述的ESD保护电路的制造方法，其特征是，包括如下步骤第1步，以离子注入工艺形成P型重掺杂衬底(10)，所述P型重掺杂衬底(10)的底部 通过导电层(18)接地；第2步，在ρ型重掺杂衬底(10)之中以离子注入工艺形成η型重掺杂齐纳离子注入 区(11)，所述η型重掺杂齐纳离子注入区(11)和ρ型重掺杂衬底(10)构成了齐纳二极管 (21)；第3步，在ρ型重掺杂衬底(10)之上生长ρ型外延层(12)；第4步，在ρ型外延层(1 和/或ρ型重掺杂衬底(10)之中以离子注入工艺形成至 少两个独立的η阱(13a)、(1 )；第5步，在ρ型外延层(12)的上表面形成多个隔离区(14)，对所述η阱(13a)、(13b) 之间进行隔离；第6步，在所述η阱(13a)、(13b)中以离子注入工艺分别形成ρ型重掺杂区(15a)、 (15b)；第7步，在所述η阱(1 )中的ρ型重掺杂区(15b)的位置以离子注入工艺形成η型 重掺杂区(16)，所述η型重掺杂区(16)完全将原ρ型重掺杂区(15b)覆盖；第8步，在硅片表面形成一层导电层(17)连接输入输出电信号。
4.根据权利要求3所述的ESD保护电路的制造方法，其特征是，所述方法第1步中，所 述P型重掺杂衬底(10)中ρ型杂质的体浓度为1 X IO19 1 X IO20个原子/立方厘米。
5.根据权利要求3所述的ESD保护电路的制造方法，其特征是，所述方法第2步中，离 子注入η型杂质，离子注入剂量为5 X IO14 5 X IO15原子/平方厘米。
6.根据权利要求3所述的ESD保护电路的制造方法，其特征是，所述方法第3步中，所 述P型外延层(12)的厚度为4 5 μ m。
7.根据权利要求3所述的ESD保护电路的制造方法，其特征是，所述方法第4步中，离 子注入η型杂质，离子注入剂量为1 X IO12 1 X IO13原子/平方厘米。
8.根据权利要求3所述的ESD保护电路的制造方法，其特征是，所述方法第6步中，离 子注入P型杂质，离子注入剂量为1 X IO15 5 X IO15原子/平方厘米。
9.根据权利要求3所述的ESD保护电路的制造方法，其特征是，所述方法第7步中，离子注入η型杂质，离子注入剂量为1 X IO15 5 X IO15原子/平方厘米，且离子注入剂量大于 所述方法第6步中离子注入剂量。
10.根据权利要求3所述的ESD保护电路的制造方法，其特征是，所述方法第6步、第7 步替换为第6’步，在所述η阱(13a)中以离子注入工艺形成ρ型重掺杂区(15a)； 第7’步，在所述η阱(1 )中以离子注入工艺形成η型重掺杂区(16)。
全文摘要
本发明公开了一种ESD保护电路，由并联的第一支路和第二支路构成，第一支路由齐纳二极管(21)和第一二极管(22)串联构成，第二支路为第二二极管(23)。具体而言，n型重掺杂齐纳离子注入区(11)和p型重掺杂衬底(10)构成齐纳二极管(21)，p型重掺杂区(15a)和n阱(13a)构成第一二极管(22)，n阱(13b)和p型重掺杂衬底(10)构成第二二极管23。本发明还公开了所述ESD保护电路的制造方法。本发明具有寄生电容小，反应速度快，制造简单的优点，特别适合用作5V以下的输入输出ESD电路保护。
文档编号H01L21/77GK102082148SQ20091020186
公开日2011年6月1日 申请日期2009年11月26日 优先权日2009年11月26日
发明者张帅, 戚丽娜 申请人:上海华虹Nec电子有限公司