专利名称：Dddmos及其制造方法
技术领域：
本发明涉及一种半导体集成电路器件及其制造方法，特别是涉及一种DDDMOS及其制造方法。
背景技术：
DDDMOS (Double Diffusion Drain M0SFET，双扩散漏极 MOS 晶体管)通常用作高 压电路的工作结构和/或静电保护(ESD)结构。请参阅图1，这是一种现有的DDDMOS的示意图，以η型DDDMOS为例说明。在ρ型 衬底10上为P阱11。P阱11中有η型轻掺杂区12、场氧隔离结构131、132和133。ρ阱 11之上为栅极14。栅极14两侧为侧墙15。ρ阱11中且在场氧隔离结构131和132之间 为P型重掺杂区161。ρ阱11中且在侧墙15的一侧和场氧隔离结构132之间为η型重掺 杂区162，这是源极。η型轻掺杂区12中且在侧墙15的另一侧和场氧隔离结构133之间、 并且与侧墙15的另一侧相距一定距离的为η型重掺杂区163。η型重掺杂区163和η型轻 掺杂区12 —起构成了漏极。现有的ρ型DDDMOS与η型DDDMOS结构相同，只是各部分掺杂 类型相反。请参阅图2，现有的DDDMOS作为静电防护结构的工作原理是这样的重掺杂区 161、源极162和栅极14 一起接地，漏极的重掺杂区163接静电电压。静电电荷从漏极的重 掺杂区163进入DDDM0S，导致漏极的重掺杂区163电位抬高。最早的电压击穿发生在A处， 即漏极的轻掺杂区12与阱11的接触面(PN结)上。击穿电流流经阱11，从阱11的引出端 重掺杂区161流出，同时抬高了阱11的电位。当阱11的电位抬高到寄生三极管的导通电 压时，DDDMOS中由漏极的轻掺杂区12、源极的重掺杂区162和DDDMOS沟道下的阱11 (即栅 极14正下方的阱11)组成的横向寄生三极管导通，泻放静电电流。现有的DDDMOS作为高压电路的静电保护结构存在如下不足其一，DDDMOS最早发生电压击穿时，是在图2所示A处，其击穿电压较高。DDDMOS 中寄生三极管的触发导通电压总是等于或略大于所述击穿电压，因此寄生三极管的触发导 通电压也较高。其二，当寄生三极管导通后，在图2所示B处，即漏极的轻掺杂区12和侧墙15的 接触处，存在较大的电场和电流，寄生三极管开启初期很容易在该位置发生早期损坏。
发明内容
本发明所要解决的技术问题是提供一种DDDM0S，其击穿电压和寄生三极管的导通 电压都比较低，适宜用作高压电路的静电保护结构。为解决上述技术问题，本发明DDDMOS包括衬底10 ；阱11，在衬底10之上，且与衬底10的掺杂类型相同；环状轻掺杂区20，在阱11中，且与阱11的掺杂类型相反；
所述环状轻掺杂区20的水平剖面图为环状；隔离结构131、132，在阱11中；隔离结构133，在阱11和/或轻掺杂区20中；栅极14，在阱11之上；侧墙15，在栅极14两侧；重掺杂区161，在阱11中且在两个隔离结构131、132之间，与阱11的掺杂类型相 同但掺杂浓度更大；重掺杂区162，在阱11中且在侧墙15的一侧和隔离结构132之间，与轻掺杂区20 的掺杂类型相同但掺杂浓度更大；重掺杂区163，在阱11和/或轻掺杂区20中，且在侧墙15的另一侧和隔离结构 133之间，并且与侧墙15的另一侧不直接接触，与轻掺杂区20的掺杂类型相同但掺杂浓度 更大；所述重掺杂区163的部分底部与阱11直接接触，并且重掺杂区163与阱11直接 接触的部分不与隔离结构133直接接触；当所述DDDMOS为η型DDDMOS时，衬底(10)、阱(11)、重掺杂区(161)为ρ型，轻 掺杂区(20)、两个重掺杂区(162、163)为η型。当所述DDDMOS为ρ型DDDMOS时，衬底(10)、阱(11)、重掺杂区(161)为η型，轻 掺杂区(20)、两个重掺杂区(162、163)为ρ型。上述DDDMOS的制造方法包括如下步骤第1步，在衬底10上进行离子注入，从而在衬底10的表面形成掺杂类型相同、掺 杂浓度更大的阱11 ；第2步，在阱11中进行离子注入，从而在阱11的表面形成掺杂类型相反的环状轻 掺杂区20 ；所述环状轻掺杂区20采用掩膜版或阻挡层制造，所述掩膜版或阻挡层仅暴露出 环形的离子注入窗口；第3步，在阱11和/或环状轻掺杂区20形成三个隔离结构131、132、133 ；第4步，在硅片表面淀积一层栅极材料，刻蚀后形成DDDMOS的栅极14 ；第5步，在硅片表面淀积一层介质，反刻该层介质直至刻蚀到栅极14上表面和/ 或阱11上表面，从而在栅极14的两侧形成侧墙15 ；第6步，在隔离结构131和隔离结构132之间进行离子注入，从而在阱11中形成 掺杂类型相同、掺杂浓度更大的重掺杂区161，作为阱11的引出端；在隔离结构132和侧墙15的一侧之间进行离子注入，从而在阱11中形成与轻掺 杂区20掺杂类型相同、掺杂浓度更大的重掺杂区162，作为DDDMOS的源极；在隔离结构133和侧墙15的另一侧之间进行离子注入，离子注入的区域包括环状 轻掺杂区20的内部边缘所包围的区域，从而在阱11和轻掺杂区20中形成与轻掺杂区00) 掺杂类型相同、掺杂浓度更大的重掺杂区163，重掺杂区163的部分底部在阱11中，部分底 部在环状轻掺杂区20中；所述轻掺杂区20和重掺杂区163共同构成了 DDDMOS的漏极。本发明DDDMOS具有击穿电压小、DDDMOS中寄生三极管的触发导通电压小、不容易产生早期损坏的优点，特别适合作为高压电路的静电保护结构。
图1是现有的DDDMOS的结构示意图；图2是现有的DDDMOS的静电防护原理示意图；图3是本发明DDDMOS的结构示意图；图4是图3中的环形轻掺杂区20按照C-C水平面剖切的示意图；图5是本发明DDDMOS的静电防护原理示意图。图中附图标记说明10为衬底；11为ρ阱；12为η型轻掺杂区；131、132、133为场氧隔离结构；14为栅 极；15为侧墙；161为ρ型重掺杂区；162、163为η型重掺杂区；20为环状轻掺杂区；A、D为 电压击穿区；B、E为器件损坏处；C为水平剖切面。
具体实施例方式请参阅图3，本发明DDDMOS包括如下部分(以η型DDDMOS为例进行说明)-ρ 型衬底 10 ；-ρ阱11，在ρ型衬底10之上；所述衬底之上具有相同掺杂类型的阱，也可以换为外延层之上具有相同掺杂的 阱，或者换为衬底、相反掺杂类型的外延层、相反掺杂类型的阱的三层结构，均对本发明没 有影响。-η型环状轻掺杂区20，在ρ阱11中；请参阅图4，η型环状轻掺杂区20的水平剖面图为环状，即其中间部分仍为P阱 11。图4所示的环状轻掺杂区20仅为示意，其外部边缘与内部边缘的形状、大小可以有其 他变化。-隔离结构131、132，在ρ阱11中；-隔离结构133，在ρ阱11和/或η型环状轻掺杂区20中；通常隔离结构为场氧隔离(LOCOS)结构、或浅槽隔离(STI)结构，其材料为介质， 如氧化硅(Si02)、氮化硅(Si3N4)、氮氧化硅(SiOxNy,x、y为自然数)等。隔离结构与硅之间 通常还有一层衬垫氧化层，为简化起见，图3中未图示。所述隔离结构133的侧壁不与η型环状轻掺杂区20的内部侧壁接触，即隔离结构 133的侧壁与η型环状轻掺杂区20的内部侧壁具有一定距离。-栅极14，在ρ阱11之上；栅极通常为多晶硅材料，也可以为金属材料，例如采用高k(介电常数)金属材料。 栅极和下方的硅之间通常有一层栅氧化层，为简化起见，图3中未图示。-侧墙15，在栅极14两侧；侧墙通常为介质材料，如氧化硅、氮化硅、氮氧化硅等。-ρ型重掺杂区161，在ρ阱11中且在两个隔离结构131、132之间，比ρ阱11的掺 杂浓度更大；-η型重掺杂区162，在ρ阱11中且在侧墙15靠近隔离结构132的一侧和隔离结构132之间，比η型环状轻掺杂区20的掺杂浓度更大；-η型重掺杂区163，在ρ讲11和/或η型环状轻掺杂区20中，且在侧墙15的靠 近隔离结构133的一侧和隔离结构133之间，并且与侧墙15的靠近隔离结构133的一侧不 直接接触(即相距一定距离)，比η型环状轻掺杂区20的掺杂浓度更大；由于η型环状轻掺杂区20从水平剖视图上看，其中间部分仍为ρ阱11，因此η型 重掺杂区163的部分底部(即落在η型环状轻掺杂区20中间部分的底部)与阱11直接接 触，其余底部则在η型环状轻掺杂区20中。并且η型重掺杂区163与ρ阱11直接接触的 部分不与隔离结构133直接接触。上述DDDMOS中，η型重掺杂区162为源极，η型重掺杂区163和η型轻掺杂区20 一起构成了漏极。上述DDDMOS结构同样适用于ρ型DDDM0S，只是各部分掺杂类型相反。请参阅图5，本发明DDDMOS作为静电防护结构的工作原理是这样的重掺杂区 161、源极162和栅极14 一起接地，漏极的重掺杂区163接静电电压。静电电荷从漏极的重 掺杂区163进入DDDM0S，导致漏极的重掺杂区163电位抬高。由于漏极的重掺杂区163的 部分底部与阱11直接接触，漏极的重掺杂区163与阱11之间的击穿电压小于漏极的环状 轻掺杂区20与阱11之间的击穿电压。因此在最早的电压击穿发生D处，即漏极的重掺杂 区163与阱11之间的接触面(PN结)上，并且该击穿电压小于现有DDDMOS的击穿电压。击 穿电流流经阱11，从阱11的引出端重掺杂区161流出，同时抬高了阱11的电位。当阱11 的电位抬高到寄生三极管的触发导通电压时，DDDMOS中由漏极的轻掺杂区20和重掺杂区 163 (作为集电极)、源极的重掺杂区162 (作为发射极)和DDDMOS沟道下的阱11 (即栅极 14正下方的阱11，作为基极)组成的横向寄生三极管导通，泻放静电电流。本发明DDDMOS的主要优点在于其一，如图2所示，传统的DDDMOS最早的电压击穿发生在漏极的轻掺杂区12与阱 11之间。如图5所示，本发明DDDMOS最早的电压击穿发生在漏极的重掺杂区163与阱11 之间，其击穿电压比传统DDDMOS要小。DDDMOS中寄生三极管的触发导通电压总是等于或略大于击穿电压，由于本发明 DDDMOS可以获得较低的击穿电压，因此也可以相应地获得较低的寄生三极管触发导通电 压。这样在较低的导通电压下寄生三极管就开启并泻放静电电流，对高压电路中的其他器 件(尤其是工作电压相对较低的器件)起到良好的静电保护作用。其二，当寄生三极管导通后，DDDMOS的漏极电压下降，传统的DDDMOS中寄生三极 管的泻流电流全部从图2中B处流过，使得B处发热较大，寄生三极管开启初期很容易在该 位置发生早期损坏。本发明DDDMOS中寄生三极管的泻流电流的一部分从D处流过，使得从 E处(等同于图2中B处)流过的电流减小，E处的发热因此下降。因此本发明DDDMOS可 以较大程度地避免寄生三极管发生早期失效的风险。其三，本发明DDDMOS与传统的DDDMOS —样，其寄生三极管的集电极包括漏极的轻 掺杂区。理论和实践都证明掺杂浓度较低的集电极可以提高寄生三极管的静电泻放性能， 本发明DDDMOS在这一点上继承了传统DDDMOS的优点。其四，本发明DDDMOS中，η型重掺杂区163与ρ阱11直接接触的部分不与隔离结 构133直接接触。隔离结构采用场氧隔离工艺制造时，其侧壁靠近上表面处很容易出现“鸟嘴”。一旦电压击穿位置与所述“鸟嘴”位置重合，则很容易发生DDDMOS失效。本发明则避 免了这一情况的发生。本发明DDDMOS的制造方法包括如下步骤，以η型DDDMOS为例加以说明第1步，在ρ型衬底10上进行ρ型杂质的离子注入，从而在ρ型衬底10的表面形 成掺杂浓度更大的P阱11。常用的P型杂质例如硼。这一步也可以变为在η型衬底上外延生长一层ρ型外延层，在ρ型外延层上进行 ρ型杂质的离子注入，从而在P型外延层的表面形成P阱11。第2步，在ρ阱11中进行η型杂质的离子注入，从而在ρ阱11的表面形成η型环 状轻掺杂区20。常用的η型杂质如磷、砷、锑。这一步中离子注入需要采用掩膜版或阻挡层 (如硅片表面淀积一层介质层)，所述掩膜版或阻挡层仅暴露出环形的离子注入窗口，例如 如图4所示，从而形成η型环状轻掺杂区20。第3步，在ρ阱11和/或η型环状轻掺杂区中刻蚀三个沟槽，在每个沟槽中填充 介质，形成隔离结构131、132、133。通常在沟槽中淀积介质之前先淀积一层氧化硅，作为衬 垫氧化硅覆盖沟槽侧壁和底部。隔离结构131、132在ρ阱11中。隔离结构133在ρ阱11 和/或η型环状轻掺杂区20中，并且隔离结构133的侧壁不与η型环状轻掺杂区20的内 部侧壁(如图4所示内部边缘所形成的侧壁)直接接触，即相距一定距离。第4步，在硅片表面淀积一层栅极材料，刻蚀后形成DDDMOS的栅极14。通常在淀 积栅极材料之前先淀积一层氧化硅，刻蚀后同时形成栅极14和栅氧化层。第5步，在硅片表面淀积一层介质，反刻该层介质直至刻蚀到栅极14上表面和/ 或P阱11上表面，从而在栅极14的两侧形成侧墙15。第6步，在隔离结构131和132之间进行ρ型杂质的离子注入，从而在ρ阱11中 形成P型重掺杂区161，作为P阱11的引出端。在隔离结构132和侧墙15的一侧之间进行η型杂质的离子注入，从而在ρ阱11 中形成η型重掺杂区162，作为DDDMOS的源极。在隔离结构133和侧墙15的另一侧之间(并且与侧墙15的另一侧具有一定距离) 进行η型杂质的离子注入，离子注入的区域至少包括η型环状轻掺杂区20从水平剖面上看 的中间部分(如图4所示内部边缘所包围的区域)。从而在ρ阱11和η型轻掺杂区20中 形成η型重掺杂区163。η型重掺杂区163的部分底部在ρ阱11中(即与ρ阱11直接接 触)、部分底部在η型环状轻掺杂区20中(即与η型环状轻掺杂区20直接接触)。η型重 掺杂区163和η型轻掺杂区20共同构成了 DDDMOS的漏极。由于隔离结构133的侧壁与η型环状轻掺杂区20的内部边缘的侧壁之间具有一 定距离，因此η型重掺杂区163与ρ阱11接触的那一部分不可能与隔离结构133的侧壁或 底部接触。上述方法同样适用于制造ρ型DDDM0S，只是各步骤的离子注入类型相反、所形成 的各部分结构的掺杂类型相反。
权利要求
1.一种DDDM0S，其特征是，包括 衬底(10)；阱(11)，在衬底(10)之上，且与衬底(10)的掺杂类型相同； 轻掺杂区(20)，在阱(11)中，且与阱(11)的掺杂类型相反； 所述环状轻掺杂区00)的水平剖面图为环状； 隔离结构(131、132)，在阱(11)中； 隔离结构(133)，在阱(11)和/或轻掺杂区(20)中； 栅极(14)，在阱(11)之上； 侧墙(15)，在栅极(14)两侧；重掺杂区(161)，在阱(11)中且在两个隔离结构(131、132)之间，与阱(11)的掺杂类 型相同但掺杂浓度更大；重掺杂区(162)，在阱(11)中且在侧墙(15)的一侧和隔离结构(132)之间，与轻掺杂 区00)的掺杂类型相同但掺杂浓度更大；重掺杂区(163)，在阱(11)和/或轻掺杂区(20)中，且在侧墙(15)的另一侧和隔离结 构(133)之间，并且与侧墙(15)的另一侧不直接接触，与轻掺杂区00)的掺杂类型相同但 掺杂浓度更大；所述重掺杂区(163)的部分底部与阱(11)直接接触，重掺杂区(163)与阱(11)直接 接触的部分不与隔离结构(133)直接接触；所述重掺杂区(16 为源极，重掺杂区(16 和轻掺杂区00) —起构成了漏极。
2.根据权利要求1所述的DDDM0S，其特征是，当所述DDDMOS为η型DDDMOS时，衬底(10)、阱(11)、重掺杂区(161)为ρ型，轻掺杂 区00)、两个重掺杂区(162、163)为η型；当所述DDDMOS为ρ型DDDMOS时，衬底(10)、阱(11)、重掺杂区(161)为η型，轻掺杂 区(20)、两个重掺杂区(162,163)为ρ型。
3.根据权利要求2所述的DDDM0S，其特征是，所述DDDMOS作为高压电路的静电防护结 构时，所述重掺杂区(161)、源极(16 和栅极(14) 一起接地，漏极的重掺杂区(16 接静 电电压；所述DDDMOS最早发生电压击穿是在漏极的重掺杂区(163)和阱(11)之间； 所述DDDMOS中泻放静电电流的寄生三极管由漏极的轻掺杂区00)和重掺杂区(163) 作为集电极、源极(162)作为发射极、DDDMOS沟道下的阱(11)作为基极。
4.如权利要求1所述的DDDMOS的制造方法，其特征是，包括如下步骤第1步，在衬底(10)上进行离子注入，从而在衬底(10)的表面形成掺杂类型相同、掺 杂浓度更大的阱(11)；第2步，在阱(11)中进行离子注入，从而在阱(11)的表面形成掺杂类型相反的环状轻 掺杂区(20)；所述环状轻掺杂区00)采用掩膜版或阻挡层制造，所述掩膜版或阻挡层仅暴露出环 形的离子注入窗口；第3步，在阱(11)和/或环状轻掺杂区00)形成三个隔离结构(131、132、133)； 第4步，在硅片表面淀积一层栅极材料，刻蚀后形成DDDMOS的栅极(14)；第5步，在硅片表面淀积一层介质，反刻该层介质直至刻蚀到栅极(14)上表面和/或 阱(11)上表面，从而在栅极(14)的两侧形成侧墙(15)；第6步，在隔离结构(131)和隔离结构(132)之间进行离子注入，从而在阱(11)中形 成掺杂类型相同、掺杂浓度更大的重掺杂区(161)，作为阱(11)的引出端；在隔离结构(132)和侧墙(15)的一侧之间进行离子注入，从而在阱(11)中形成与轻 掺杂区00)掺杂类型相同、掺杂浓度更大的重掺杂区(162)，作为DDDMOS的源极；在隔离结构(133)和侧墙(15)的另一侧之间进行离子注入，离子注入的区域包括环状 轻掺杂区00)的内部边缘所包围的区域，从而在阱(11)和轻掺杂区OO)中形成与轻掺杂 区OO)掺杂类型相同、掺杂浓度更大的重掺杂区(163)，重掺杂区(16 的部分底部在阱 (11)中，部分底部在环状轻掺杂区OO)中；所述轻掺杂区OO)和重掺杂区(163)共同构成了 DDDMOS的漏极。
5.根据权利要求4所述的DDDMOS的制造方法，其特征是，所述方法第3步中，所形成 的隔离结构(131)和隔离结构(132)在阱(11)中，隔离结构(133)在阱(11)和/或环状 轻掺杂区OO)中，并且隔离结构(133)的侧壁不与环状轻掺杂区OO)的内部侧壁直接接 触；所述方法第6步中，重掺杂区(163)与阱(11)接触的那一部分不与隔离结构(133)的 侧壁或底部接触。
全文摘要
本发明公开了一种DDDMOS，是将传统DDDMOS漏极的轻掺杂区变为环状轻掺杂区，从而使漏极的重掺杂区与阱直接接触。所述DDDMOS作为高压电路的静电保护结构时，电压击穿发生在漏极的重掺杂区和阱之间。本发明还公开了所述DDDMOS的制造方法，是在进行漏极的轻掺杂区的离子注入步骤时，采用仅暴露出环状离子注入窗口的掩膜版或阻挡层。本发明DDDMOS具有击穿电压小、触发导通电压小、不容易发生早期失效的优点。
文档编号H01L29/06GK102064193SQ20091020183
公开日2011年5月18日 申请日期2009年11月18日 优先权日2009年11月18日
发明者高翔 申请人:上海华虹Nec电子有限公司