专利名称：存储器电路的版图结构的制作方法
技术领域：
本发明涉及一种半导体集成电路版图设计结构。
背景技术：
半导体集成电路产品中通常含有存储器电路，存储器电路的一个重要特征是将最 小单位的存储单元按照相同朝向或者两两对称朝向、相同间距均勻地排成阵列，通常按照 矩形排布。请参阅图1，这是一个存储器电路的版图示意图，其中包括存储器阵列和外围电 路。多个存储单元1排列为一个矩形的存储器阵列，其中每个存储单元1都有唯一确定的 电性地址与其对应。每一行存储单元1连接一个行选择电路2，每一列存储单元1连接一个 列选择电路3。行选择电路2和列选择电路3主要组成了外围电路。当存储器电路中发生失效的时候，通常是由于个别存储单元失效造成的，工程师 们可以得知失效的存储单元的电性地址，并可以换算为失效的存储单元的实际位置。有时 需要在电路版图上寻找到失效的存储单元从而对其失效原因进行分析，而如果存储器电路 中的存储单元非常多，例如几千行X几千列时，工程师需要花费很长的时间寻找到失效的 存储单元，并且很容易出错。
发明内容
本发明所要解决的技术问题是提供一种存储器电路的版图结构，工程师们可以方 便地寻找到特定的(例如失效的)存储单元在电路版图上的实际位置。为解决上述技术问题，本发明提供了一种存储器电路的版图结构，所述存储器电 路包括由存储单元排列成的存储器阵列、以及行选择电路、以及列选择电路；每隔相等数量 的行数，在所述存储器电路版图的行旁边的空旷区域具有一个行标志；每隔相等数量的列 数，在所述存储器电路版图的列旁边的空旷区域具有一个列标志。所述行标志、列标志是新增加的冗余图形，或者是原有存储器电路的版形变 形所形成的。本发明存储器电路的版图结构，通过在电路版图上设计行标志、列标志，可以使工 程师在面对大容量的存储器电路版图时，方便、快捷、准确地定位具体存储单元的实际位置。
图1是存储器电路的版图示意图；图2是本发明具有存储器电路的版图示意图一；图3是本发明具有存储器电路的版图示意图二。图中附图标记说明1为存储单元；2为行选择电路；21为行标志；3为列选择电路；31为列标志。
具体实施例方式请参阅图2，这是本发明具有存储器电路的版图结构的示意图。其中的存储器电路 包括由存储单元1排列成的存储器阵列、以及行选择电路2、以及列选择电路3。本发明的 创新之处在于每隔相等数量的行数，在所述存储器电路版图的行旁边的空旷区域具有一 个行标志21 ；每隔相等数量的列数，在所述存储器电路版图的列旁边的空旷区域具有一个 列标志31。图2中是每隔4行设计一个行标志21，即在紧邻第1行、第5行……旁边的空旷 区域设计行标志21 ；每隔4列设计一个列标志31，即在紧邻第1列、第5列……旁边的空旷 区域设计列标志31。所述空旷区域，是指不对电路的功能、使用产生任何影响的无用区域。 利用这些无用区域，不会导致电路版图总面积额外增加。实际的版图设计中，可以将间隔设 为64行、64列；或128行、128列等二进制倍数；或50行、50列；或100行、100列等十进制 倍数。图2中行标志21在行选择电路2的外侧、列标志31在列选择电路3的外侧。实际 的版图设计中，可以将行标志21设计在存储单元某一行的旁边(紧邻)，例如设计在行选择 电路2和存储器阵列之间；将列标志31设计在存储单元某一列的旁边(紧邻)，例如设计 在列选择电路3和存储器阵列之间。所述行标志、列标志可以是新增加的冗余图形，也可以是原有存储器电路版 形变形所形成的。请参阅图3，例如对原有的行选择电路2、列选择电路3的版图中某个结 构进行延长、变形以形成行标志21、列标志31。无论何种方式所形成的行标志、列标志都应该满足2个条件一是对原有电路功 能、使用没有影响；当行标志、列标志是原有存储器电路版形变形产生时，这一点尤其 重要；二是形状显著，便于工程师发现和辨别。例如，在一个具有存储器电路的电路版图上，会出现行方向、列方向上均勻且重复 排布的线路，这些线路通常对应的就是存储器阵列的行地址、列地址。按照本发明的版图设 计思路，可以在相隔相同数量行数的行地址线边缘、附近放置冗余的行标志，或者直接对这 些行地址线的版图形状进行变形(如延长)形成行标志。列标志与之相同。例如，某个存储器阵列由2048行、2048列所组成，如果已经知道某个失效的存储 单元的电性地址，并根据公式换算为实际位置为第950行、第950列，现在需要工程师在电 路版图中需要寻找到失效的存储单元。假使工程师每1秒可以计数2行或2列，每数1次 的出错概率为万分之一。对于传统的版图结构，工程师在2048行中寻找到第950行需要计数950次，同样 寻找第950列也需计数950次，总计数次数为1900次，总寻找时间为0. 5X1900 = 950秒， 总出错概率为 1-(9999/10000)1900 = 17. 30%。而根据本发明设计的版图结构，如果每隔100行设计一个行标志，每隔100列设计 一个列标志，则工程师只需计数59次(9个行标志和50行)就能找到第950行，同样寻找 第950列也需计数59次，总计数次数为118次，总寻找时间为0. 5 X 118 = 59秒，总出错概 率为 1-(9999/10000)118 = 1. 17%。显然本发明可以帮助工程师快速、准确地定位存储单元的实际位置，显著节省了 寻找时间，更重要的是减少了出错概率，为分析失效原因提供了有力的保证。并且本发明存储器电路的版图结构，既可以用于对存储单元的定位，也可以用于对行选择电路、列选择电 路的定位。
权利要求
1.一种存储器电路的版图结构，其特征是，所述存储器电路包括由存储单元排列成的 存储器阵列、以及行选择电路、以及列选择电路；每隔相等数量的行数，在所述存储器电路版图的行旁边的空旷区域具有一个行标志； 每隔相等数量的列数，在所述存储器电路版图的列旁边的空旷区域具有一个列标志。
2.根据权利要求1所述的存储器电路的版图结构，其特征是，所述行标志、列标志是新 增加的冗余图形。
3.根据权利要求1所述的存储器电路的版图结构，其特征是，所述行标志、列标志是原 有存储器电路的版形变形所形成的。
全文摘要
本发明公开了一种存储器电路的版图结构，所述存储器电路包括由存储单元排列成的存储器阵列、以及行选择电路、以及列选择电路；每隔相等数量的行数，在所述存储器电路版图的行旁边的空旷区域具有一个行标志；每隔相等数量的列数，在所述存储器电路版图的列旁边的空旷区域具有一个列标志。本发明可以帮助工程师快速、准确地定位存储单元的实际位置，显著节省了寻找时间，更重要的是减少了出错概率，为分析失效原因提供了有力的保证。
文档编号H01L27/10GK102088023SQ200910201889
公开日2011年6月8日 申请日期2009年12月3日 优先权日2009年12月3日
发明者张雨田, 曾志敏, 章成嘉 申请人:上海华虹Nec电子有限公司