专利名称：Ldmos及其制造方法
技术领域：
本发明涉及一种LDMOSdaterally diffused M0S，横向扩散MOS晶体管)器件。
背景技术：
请参阅图1，这是现有的LDMOS的剖面示意图。在ρ型衬底10上具有η型埋层11， 再往上则是η阱12。η阱12的深度通常大于2 μ m,也称为深η阱。η阱12中有多个隔离 区13，这些隔离区13将η阱12中的η阱171和ρ阱172相互隔离。η阱171中具有η型 重掺杂区181，作为LDMOS器件的漏极。ρ阱172中具有η型重掺杂区182和ρ型重掺杂区 183，两者相连作为LDMOS器件的源极。η阱12之上具有栅氧化层13，再往上为栅极14，作 为LDMOS器件的栅极。栅氧化层13和栅极14两侧具有侧墙15。栅极14的下方包括隔离 区13、η阱12和ρ阱172三个部分。上述LDMOS的漂移区由η阱12和η阱171共同组成。但是η阱171的结构可以省 略，此时漂移区则只由η阱12所组成。增加η阱171有利于提高LDMOS器件的击穿电压。上述LDMOS中，将各部分结构的掺杂类型变为相反，也是可行的。图1所示的LDMOS 为对称结构，实际器件并不要求一定为对称结构。上述LDMOS中，漏端181和衬底10之间只有一个PN结隔离，所述PN结的P区为 P型衬底10，N区为η型埋层11、η阱12、η阱171和η型重掺杂区181。在感性负载和某 些特殊应用下，漏端181的电位可能低于零电位，而衬底10始终为零电位，此时漏端181和 衬底10之间的所述PN结会正向导通，这会导致LDMOS器件出现漏电。
发明内容
本发明所要解决的技术问题是提供一种LDMOS器件，杜绝了漏端和衬底之间可能 会导通的问题。为解决上述技术问题，本发明LDMOS在衬底10上具有埋层11，再往上则是外延层 20 ；外延层20中有多个隔离区13，这些隔离区13将外延层20中的阱12、阱171和阱172 相互隔离；阱12的底部与埋层11相接触；阱12中具有阱173 ；阱173中具有重掺杂区184 ； 阱171中具有重掺杂区181，作为LDMOS器件的漏极；阱172中具有重掺杂区182和重掺杂 区183，两者相连作为LDMOS器件的源极；阱12之上具有栅氧化层13，再往上为栅极14，作 为LDMOS器件的栅极；栅氧化层13和栅极14两侧具有侧墙15 ；栅极14的下方包括隔离区 13、η阱171、外延层20和阱172四个部分。上述LDMOS中，衬底10、外延层20、阱172、重掺杂区183为ρ型；埋层11、阱12、 阱171、重掺杂区181、重掺杂区182、重掺杂区184为η型。或者，上述LDMOS中，衬底10、外延层20、阱172、重掺杂区183为η型；埋层11、阱 12、阱171、重掺杂区181、重掺杂区182、重掺杂区184为ρ型。上述LDMOS的制造方法包括如下步骤第1步，在ρ型衬底10中以离子注入工艺形成η型埋层11 ；
第2步，在η型埋层11之上以外延工艺生长一层ρ型外延层20 ；第3步，在ρ型外延层20中以离子注入工艺形成η阱12 ；第4步，在ρ型外延层20中形成多个隔离区13 ；第5步，在ρ型外延层20中以离子注入工艺形成η阱171，同时在η阱12中形成 η 阱 173 ；第6步，在硅片表面形成栅氧化层14、栅极15 ；第7步，在ρ型外延层20中以离子注入工艺形成ρ阱172 ；第8步，在硅片表面形成侧墙16 ；第9步，在η阱171中以离子注入工艺形成η型重掺杂区181，同时在ρ阱172中 形成η型重掺杂区182，同时在η阱173中形成η型重掺杂区184 ；在ρ阱172中以离子注入工艺形成ρ型重掺杂区183。上述方法中，各步骤离子注入类型相反，所形成的各部分结构的掺杂类型相反，也 是可行的。本发明LDMOS中，漏端181和衬底之间有两个PN结隔离。第一个PN结的P区为ρ 型衬底10，N区为η型埋层11。第二个PN结的P区为ρ型外延层20，N区为η讲171和η 型重掺杂区181。并且LDMOS器件周围由隔离环进行隔离，所述隔离环由η型重掺杂区184、 η阱173和η阱12所组成。这便完全杜绝了感性负载和某些特殊应用下，漏端181和衬底 10之间可能会导通的问题。
图1是现有的LDMOS的剖面示意图；图2是本发明LDMOS的剖面示意图。图中附图标记说明10为ρ型衬底；11为η型埋层；12为η阱；13为隔离区；14为栅氧化层；15为栅 极；16为侧墙；171、173为η阱；172为ρ阱；181、182、184为η型重掺杂区；183为ρ型重 掺杂区；20为ρ型外延层。
具体实施例方式请参阅图2，本发明LDMOS的结构为ρ型衬底10上具有η型埋层11，再往上则是 P型外延层20。ρ型外延层20中有多个隔离区13，这些隔离区13将ρ型外延层20中的η 阱12、η阱171和ρ阱172相互隔离。η阱12的底部与η型埋层11相接触，也就是说η阱 12的深度至少与ρ型外延层20的厚度相同，因此η阱12也称为深η阱。η阱12中具有η 阱173，η阱173后续将作为低压应用，因此也称为低压η阱。η阱173中具有η型重掺杂区 184。η阱171后续也将作为低压应用，因此也称为低压η阱。η阱171中具有η型重掺杂 区181，η型重掺杂区181作为LDMOS器件的漏极。ρ阱172中具有η型重掺杂区182和ρ 型重掺杂区183，η型重掺杂区182和ρ型重掺杂区183两者相连作为LDMOS器件的源极。 η阱12之上具有栅氧化层13，再往上为栅极14。栅极14通常为多晶硅材料，作为LDMOS器 件的栅极。栅氧化层13和栅极14两侧具有侧墙15，通常为氮化硅材料。栅极14的下方包 括隔离区13、η阱171、外延层20和阱172四个部分。
上述LDMOS器件中，衬底10、外延层20、阱172、重掺杂区183改为η型；埋层11、 阱12、阱171、重掺杂区181、重掺杂区182、重掺杂区184改为ρ型，则成为本发明LDMOS器 件的另一实施例。本发明LDMOS的漂移区为η阱171。该漂移区横向扩散到栅极14的下方，该漂移 区的横向扩散有利于减小LDMOS器件的导通电阻。本发明LDMOS器件在漏端181和衬底10之间有两个PN结隔离。第一个PN结的 P区为P型衬底10，N区为η型埋层11。第二个PN结的P区为ρ型外延层20，N区为η讲 171和η型重掺杂区181。这两个PN结可以有效阻止漏端181和衬底10之间可能会导通 的问题。本发明LDMOS器件的四周还设置了隔离环，所述隔离环由η型重掺杂区184、η阱 173和η阱12组成。由于η阱12底部与η型埋层11相接触，因此整个隔离环底部与η型 埋层11相接触。图2所示仅为剖面示意图，如果从俯视的角度观察整个电路版图，则本发 明LDMOS器件的四周完全被所述隔离环所包围，所述隔离环还与LDMOS器件底部的η型埋 层11相连接形成碗状结构。如果不设置所述隔离环结构，则漏端181和衬底10之间可能 会从隔离环外围电路导通。而设置了所述隔离环结构之后，漏端181和衬底10之间只能通 过串联的两个PN结相连接。图2所示的LDMOS为对称结构，实际器件并不要求一定为对称结构。本发明LDMOS的制造方法包括如下步骤第1步，在ρ型衬底10中以离子注入工艺注入η型杂质，如磷、砷、锑等，从而在ρ 型衬底10的表面区域形成η型埋层11。第2步，在η型埋层11之上以外延工艺生长一层ρ型单晶硅，作为P型外延层20。第3步，在ρ型外延层20中以离子注入工艺注入η型杂质，再进行高温炉退火或 快速热退火工艺，从而在P型外延层20中形成η阱12。所形成的η阱12的底部要接触到 η型埋层11上表面，即η阱12的深度至少要等于ρ型外延层20的厚度。η阱12通常也称 为深η阱、高压η阱。第4步，在ρ型外延层20中以场氧隔离(LOCOS)工艺或浅槽隔离(STI)工艺制造 多个隔离区13，这些隔离区13在ρ型外延层20的上表面处，隔离区13通常为氧化硅或其 他介质材料。第5步，在ρ型外延层20中以离子注入工艺注入η型杂质，从而在ρ型外延层20 中形成η阱171，同一步离子注入也同时在η阱12中形成η阱173。η阱171、173通常也称 为低压η阱。所述η阱171至少将一个隔离区13在横向上包围。第6步，在硅片表面淀积或热氧化生长一层氧化硅，再淀积一层多晶硅，以光刻和 刻蚀工艺刻蚀所述多晶硅和氧化硅，形成栅极15及其下方的栅氧化层14。栅极15通常为 多晶硅，也可以是其他高k金属。此时，栅极15的下方已包括隔离区13、η阱171和ρ型外延层20。第7步，在ρ型外延层20中以离子注入工艺注入ρ型杂质，从而在ρ型外延层20 中形成ρ阱172。P阱172通常也称为低压P阱。如图2所示，这一步离子注入窗口在两个栅极14之间，所形成的ρ阱172延伸到栅极15的下方，但不与η阱171相接触。η阱171和ρ阱172之间还具有部分的ρ型外延 层20。此时，栅极15的下方包括隔离区13、η阱171、ρ型外延层20和ρ阱172。第8步，在硅片表面淀积一层介质，如氮化硅等，反刻该层介质直至刻蚀到ρ型外 延层20时停止刻蚀，此时在栅氧化层14和多晶硅栅极15的两侧形成有侧墙16。第9步，在η阱171中以离子注入工艺(源漏注入)注入η型杂质，从而在η阱 171中形成η型重掺杂区181，同一步离子注入也同时在ρ阱172中形成η型重掺杂区182， 且同时在η阱173中形成η型重掺杂区184。在ρ阱172中以离子注入工艺注入ρ型杂质，从而在ρ阱172中形成ρ型重掺杂 区 183。上述方法中，各步骤离子注入类型相反，所形成的各部分结构的掺杂类型相反，也 是可行的。上述方法各步骤的顺序、工艺仅为示例，在相同原理下，半导体集成电路制造领域 的一般技术人员可以采用其他顺序或工艺的制造方法。综上所述，本发明公开了一种LDMOS及其制造方法，可以有效避免漏端和衬底之 间在特殊应用时的导通问题。
权利要求
1.一种LDM0S，其特征是，在衬底(10)上具有埋层(11)，再往上则是外延层00)；外延 层(20)中有多个隔离区(13)，这些隔离区(13)将外延层(20)中的阱(12)、阱(171)和阱 (172)相互隔离；讲(12)的底部与埋层(11)相接触；讲(12)中具有阱(173)；讲(173)中 具有重掺杂区(184)；阱(171)中具有重掺杂区(181)，作为LDMOS器件的漏极；阱(172)中 具有重掺杂区(182)和重掺杂区(183)，两者相连作为LDMOS器件的源极；讲(12)之上具有 栅氧化层(13)，再往上为栅极(14)，作为LDMOS器件的栅极；栅氧化层(13)和栅极(14)两 侧具有侧墙(15)；栅极(14)的下方包括隔离区(13)、η阱(171)、外延层(20)和阱(172) 四个部分。
2.根据权利要求1所述的LDM0S，其特征是，所述衬底(10)、外延层(20)、阱(172)、重 掺杂区(183)为ρ型；埋层(11)、阱(12)、阱(171)、重掺杂区(181)、重掺杂区(182)、重掺 杂区(184)为η型；或者，所述衬底(10)、外延层(20)、阱(172)、重掺杂区(183)为η型；埋层(11)、阱 (12)、阱(171)、重掺杂区(181)、重掺杂区(182)、重掺杂区(184)为ρ型。
3.根据权利要求1所述的LDM0S，其特征是，所述漏端(181)和衬底(10)之间有两个 PN结隔离；第一个PN结的P区为ρ型衬底(10)，Ν区为η型埋层(11)；第二个PN结的P区 为P型外延层00)，N区为η阱(171)和η型重掺杂区(181)。
4.根据权利要求1所述的LDM0S，其特征是，所述LDMOS的四周有隔离环结构，所述隔 离环结构由η型重掺杂区(184)、η阱(173)和η阱(12)组成，所述隔离环结构底部与η型 埋层(11)相接触。
5.根据权利要求1所述的LDM0S，其特征是，所述LDMOS的漂移区为η阱(171)，η阱 (171)延伸到栅极(14)的下方。
6.如权利要求1所述的LDMOS的制造方法，其特征是，包括如下步骤 第1步，在P型衬底(10)中以离子注入工艺形成η型埋层(11)；第2步，在η型埋层(11)之上以外延工艺生长一层ρ型外延层00)； 第3步，在ρ型外延层00)中以离子注入工艺形成η阱(12)； 第4步，在ρ型外延层00)中形成多个隔离区(13)；第5步，在ρ型外延层00)中以离子注入工艺形成η阱(171)，同时在η阱(12)中形 成η 阱(173)；第6步，在硅片表面形成栅氧化层(14)、栅极(15)； 第7步，在ρ型外延层00)中以离子注入工艺形成ρ阱(172)； 第8步，在硅片表面形成侧墙(16)；第9步，在η阱(171)中以离子注入工艺形成η型重掺杂区(181)，同时在ρ阱(172) 中形成η型重掺杂区(182)，同时在η阱(173)中形成η型重掺杂区(184)； 在ρ阱(172)中以离子注入工艺形成ρ型重掺杂区(183)。
全文摘要
本发明公开了一种LDMOS，在漏端(181)和衬底(10)之间有两个PN结隔离。第一个PN结的P区为p型衬底(10)，N区为n型埋层(11)。第二个PN结的P区为p型外延层(20)，N区为n阱(171)和n型重掺杂区(181)。本发明LDMOS器件的四周还设置了隔离环，所述隔离环由n型重掺杂区(184)、n阱(173)和n阱(12)组成。整个隔离环底部与n型埋层(11)相接触。本发明还公开了所述LDMOS的制造方法。本发明可以有效阻止漏端(181)和衬底(10)之间可能会导通的问题。
文档编号H01L21/761GK102088022SQ200910201890
公开日2011年6月8日 申请日期2009年12月3日 优先权日2009年12月3日
发明者张帅, 董科 申请人:上海华虹Nec电子有限公司