专利名称：一种电荷俘获型非易失存储器及其制作方法
技术领域：
本发明涉及纳米电子器件及纳米加工技术领域，尤其涉及一种电荷俘获型非易失 存储器及其制作方法，采用双层堆叠俘获层结构进行能带调制从而提高器件性能。
背景技术：
非易失性存储器的主要特点是在不加电的情况下也能够长期保持存储的信息，它 既有只读存储器(ROM)的特点，又有很高的存取速度，而且易于擦除和重写，功耗较小。随 着多媒体应用、移动通信等对大容量、低功耗存储的需要，非易失性存储器，特别是闪速存 储器(Flash)，所占半导体器件的市场份额变得越来越大，成为一种非常重要的存储器类 型。传统的Flash存储器是采用多晶硅薄膜浮栅结构的硅基非易失存储器，其局限主 要与器件隧穿介质层(一般是氧化层)的厚度有关一方面要求隧穿介质层比较薄，以实现 快速有效的P/E操作；另一方面要求具备较好的数据保持性能以保持电荷存储十年以上。 出于折衷的考虑，隧穿介质层的厚度约为9 1 lnm。在器件制作工艺节点由Iym降到0. 13μπι的过程中，此厚度几乎没有变动。为 了克服这一缺点，电荷俘获存储结构的非易失性存储器被提出，并获得了广泛的研究，它以 Si3N4层作为电荷存储介质，具有极少量电子操作、器件尺寸小、编程速度快、功耗小、操作电 压低的优点，并且兼容于硅基微电子工艺。然而，电荷俘获存储器(CTM)存在一个主要的技术难点是其保持特性与擦除速度 的矛盾。为了使器件具有优良的保持特性(大于10年)，要求俘获层介质的导带位置较低； 而当前主流电荷俘获存储器采用的俘获层介质Si3N4与SiOJi穿介质层带隙差仅为1. lev, 很难获得较好的保持特性。因此，寻找能带结构更为优化的存储材料及栅介质体系成为电荷俘获存储器 (CTM)进一步发展的关键。
发明内容
(一)要解决的技术问题针对现有电荷俘获存储器中俘获层材料的能带结构导致器件较差保持能力的问 题，本发明的主要目的在于提供一种电荷俘获型非易失存储器及其制作方法，以提高电荷 俘获存储器件的电荷保持特性，同时不牺牲器件其他方面的性能。( 二 )技术方案为达到上述目的，本发明提供了一种电荷俘获型非易失存储器，该存储器包括硅衬底1 ；在硅衬底1上重掺杂的源导电区7和漏导电区8 ；在源漏导电区之间载流子沟道上覆盖S^2材料介质构成的隧穿介质层2 ；在隧穿介质层2上覆盖的第一俘获层3 ；
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在第一俘获层3上覆盖的第二俘获层4 ；在第一俘获层3和第二俘获层4构成的&02/Si3N4堆叠俘获层上覆盖的由高k材 料Al2O3构成的控制栅介质层5 ；以及在控制栅介质层5上覆盖的栅材料层6。上述方案中，所述第一俘获层3和第二俘获层4自下而上堆叠形成该存储器的双 层俘获层。上述方案中，第一俘获层3选用能带较窄、导带位置较低的^O2俘获材料。上述方案中，第二俘获层4选用能带较宽、导带位置较高的Si3N4俘获材料。为达到上述目的，本发明还提供了一种电荷俘获型非易失存储器的制作方法，该 方法包括A、在硅衬底上生长一层SW2隧穿介质层；B、在SW2隧穿介质上生长一层第一俘获层；C、在第一俘获层上继续生长一层第二俘获层；D、在第二俘获层上沉积高k材料Al2O3控制栅介质层；E、在控制栅介质层上执行形成栅电极和源、漏的工艺，完成电荷俘获型非易失存 储器的制作。上述方案中，步骤A中所述生长S^2隧穿介质的方法为热氧化生长；所述S^2隧 穿介质的厚度为3nm至5nm。上述方案中，步骤B中所述生长第一俘获层和步骤C中所述生长第二俘获层的方 法为化学气相淀积CVD、原子层沉积ALD或者磁控溅射；所述第一俘获层采用^O2材料， 其厚度为3nm至5nm ；所述第二俘获层采用Si3N4材料，其厚度为5nm至10nm。上述方案中，步骤D中所述沉积高k材料Al2O3控制栅介质层的方法为原子层沉 积ALD或者磁控溅射；所述沉积的Al2O3控制栅介质层的厚度为15nm至30nm。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果1、利用本发明，器件的加工工艺与传统CMOS工艺兼容。2、本发明提出的电荷俘获型非易失存储器采用&02/Si3N4自下而上堆叠形成的双 层俘获层结构，可以有效降低电荷泄漏几率，不采用额外手段提高器件的保持性能，并且有 益于增大存储窗口，提高擦写速度，综合改善了器件的存储特性，并为电荷俘获存储器件的 进一步缩小奠定了基础。
图1为本发明提供的非易失存储器的基本结构示意图；图2为本发明提供的制作非易失存储器的工艺实现流程图；图3-1为本发明提供的非易失存储器电荷编程状态的能带结构示意图；图3-2为本发明提供的非易失存储器电荷擦除状态的能带结构示意图；图3-3为本发明提供的非易失存储器电荷保持状态的能带结构示意图；图4为本发明提供的非易失存储结构单元与传统结构单元的保持特性比较示意 图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。如图1所示，图1为本发明提供的非易失存储器的基本结构示意图，该存储器包 括硅衬底1 ；在硅衬底1上重掺杂的源导电区7和漏导电区8 ；在源漏导电区之间载流子沟道上覆盖SW2材料介质构成的隧穿介质层2 ；在隧穿介质层2上覆盖的第一俘获层3 ；在第一俘获层3上覆盖的第二俘获层4 ；在第一俘获层3和第二俘获层4构成的&02/Si3N4堆叠俘获层上覆盖的由高k材 料Al2O3构成的控制栅介质层5 ；以及在控制栅介质层5上覆盖的栅材料层6。其中，所述第一俘获层3和第二俘获层4自下而上堆叠形成该存储器的双层俘获 层。第一俘获层3选用能带较窄、导带位置较低的俘获材料。第二俘获层4选用能带 较宽、导带位置较高的Si3N4俘获材料。如图2所示，图2为本发明提供的制作非易失存储器的工艺实现流程图，该方法包 括步骤201 在硅衬底上生长一层SW2隧穿介质层；步骤202 在SW2隧穿介质上生长一层第一俘获层；步骤203 在第一俘获层上继续生长一层第二俘获层；步骤204 在第二俘获层上沉积高k材料Al2O3控制栅介质层；步骤205 在控制栅介质层上执行形成栅电极和源、漏的工艺，完成电荷俘获型非 易失存储器的制作。其中，步骤A中所述生长S^2隧穿介质的方法为热氧化生长；所述S^2隧穿介质 的厚度为3nm至5nm。步骤B中所述生长第一俘获层和步骤C中所述生长第二俘获层的方 法为化学气相淀积CVD、原子层沉积ALD或者磁控溅射；所述第一俘获层采用^O2材料， 其厚度为3nm至5匪；所述第二俘获层采用Si3N4材料，其厚度为5nm至10歷。步骤D中所 述沉积高k材料Al2O3控制栅介质层的方法为原子层沉积ALD或者磁控溅射；所述沉积的 Al2O3控制栅介质层的厚度为15nm至30nm。以下结合具体的实施例对本发明提供的制作非易失存储器的方法进一步详细说 明。首先在硅衬底上用950°C干氧的条件生长4. 8nm SiO2隧穿介质层；在SW2隧穿介质上生长采用射频磁控溅射的方法淀积第一层^O2俘获介质层，厚 度为5nm ；在第一层俘获介质层上采用CVD方法继续生长第二层Si3N4俘获介质层，厚度为 5nm ；在俘获介质层上采用原子层淀积的方式(温度为250°C )沉积高k材料Al2O3控制栅介质层，所述Al2O3控制栅介质层厚度为15nm。图3-1示出了本发明提供的非易失存储器电荷编程状态的能带结构示意图，图 3-2示出了本发明提供的非易失存储器电荷擦除状态的能带结构示意图，图3-3示出了本 发明提供的非易失存储器电荷保持状态的能带结构示意图。图4示出了本发明提供的非易失存储结构单元与传统结构单元的保持特性比较 示意图，经过相同的保持时间，新结构单元损失的14%电荷，而传统单元结构损失的电荷达 到37. 5%，说明本发明提出的非易失存储器可以有效提高器件的保持特性。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
1. 一种电荷俘获型非易失存储器，其特征在于，该存储器包括硅衬底⑴；在硅衬底⑴上重掺杂的源导电区(7)和漏导电区⑶；在源漏导电区之间载流子沟道上覆盖SiO2材料介质构成的隧穿介质层O)；在隧穿介质层( 上覆盖的第一俘获层(3)；在第一俘获层( 上覆盖的第二俘获层；在第一俘获层C3)和第二俘获层(4)构成的&02/Si3N4堆叠俘获层上覆盖的由高k材 料Al2O3构成的控制栅介质层(5)；以及在控制栅介质层( 上覆盖的栅材料层(6)。
2.根据权利要求1所述的电荷俘获型非易失存储器，其特征在于，所述第一俘获层(3) 和第二俘获层自下而上堆叠形成该存储器的双层俘获层。
3.根据权利要求1所述的电荷俘获型非易失存储器，其特征在于，第一俘获层C3)选用 能带较窄、导带位置较低的^O2俘获材料。
4.根据权利要求1所述的电荷俘获型非易失存储器，其特征在于，第二俘获层(4)选用 能带较宽、导带位置较高的Si3N4俘获材料。
5.一种电荷俘获型非易失存储器的制作方法，其特征在于，该方法包括A、在硅衬底上生长一层SiA隧穿介质层；B、在SiA隧穿介质上生长一层第一俘获层；C、在第一俘获层上继续生长一层第二俘获层；D、在第二俘获层上沉积高k材料Al2O3控制栅介质层；E、在控制栅介质层上执行形成栅电极和源、漏的工艺，完成电荷俘获型非易失存储器 的制作。
6.根据权利要求5所述的电荷俘获型非易失存储器的制作方法，其特征在于，步骤A中 所述生长SiO2隧穿介质的方法为热氧化生长；所述SW2隧穿介质的厚度为3nm至5nm。
7.根据权利要求5所述的电荷俘获型非易失存储器的制作方法，其特征在于，步骤B中 所述生长第一俘获层和步骤C中所述生长第二俘获层的方法为化学气相淀积CVD、原子层 沉积ALD或者磁控溅射；所述第一俘获层采用^O2材料，其厚度为3nm至5nm ；所述第二俘 获层采用Si3N4材料，其厚度为5nm至10nm。
8.根据权利要求5所述的电荷俘获型非易失存储器的制作方法，其特征在于，步骤D中 所述沉积高k材料Al2O3控制栅介质层的方法为原子层沉积ALD或者磁控溅射；所述沉积 的Al2O3控制栅介质层的厚度为15nm至30nm。
全文摘要
本发明公开了一种电荷俘获型非易失存储器及其制作方法。该存储器包括硅衬底；在硅衬底上重掺杂的源导电区和漏导电区；在源漏导电区之间载流子沟道上覆盖SiO2材料介质构成的隧穿介质层；在隧穿介质层上覆盖的第一俘获层；在第一俘获层上覆盖的第二俘获层；在第一俘获层和第二俘获层构成的ZrO2/Si3N4堆叠俘获层上覆盖的由高k材料Al2O3构成的控制栅介质层；以及在控制栅介质层上覆盖的栅材料层。利用本发明，有效地提高了电荷俘获型非易失存储器的电荷保持特性，并且有益于增大存储窗口，提高擦写速度，综合改善了器件的存储特性，并为电荷俘获存储器件的进一步缩小奠定了基础。
文档编号H01L29/792GK102117838SQ200910244520
公开日2011年7月6日 申请日期2009年12月30日 优先权日2009年12月30日
发明者刘明, 刘璟, 王琴, 龙世兵 申请人:中国科学院微电子研究所