专利名称：鳍式晶体管结构及其制作方法
技术领域：
本申请一般地涉及半导体器件领域，更为具体地，涉及一种鳍式晶体管结构及其 制作方法。
背景技术：
鳍式晶体管结构如FinFET由于其良好的截止性能、可扩展性以及与常规制造工 艺的兼容性而倍受关注。目前，常规的FinFET通常有两类在绝缘体上硅(SOI)衬底上形 成的FinFET，以及在体Si材料衬底上形成的FinFET (体FinFET)。与在SOI衬底上形成的 FinFET相比，体FinFET具有众多优点，如低成本、低体效应、低反向偏置效应、高热传送。参考文献 l(Tai-su Park et al. ,"Body-tied triple-gate NMOSFETfabrication using bulk Si wafer", Solid-state Electronics 49 (2005)，377-383)中公开了一种利用 体Si晶片制作的体接触三栅NM0SFET。该文章的图1中示出了这种FET的透视图，并且在 图2中详细图示了制作这种FET的方法。如其中图1和2(f)所示，多晶硅的栅电极横跨鳍 (Fin)形成，Fin构成该半导体器件的沟道。但是，如图2(f)中清楚所示，沟道下部被SiN 和SiO2所围绕，从而栅电极无法对这一部分进行有效的控制。因而，即使在截止状态下，通 过沟道下部也能够在源/漏之间形成电流路径，从而导致漏电流。参考文献 2 (K. Okano et al. , "Process Integration Technology andDevice Characteristics of CMOS FinFET on Bulk Silicon Substrate withsub-10nm Fin Width and 20nm Gate Length”，IEDM 2005)中更为详细的论述了这一问题。具体地，参照其中的 图4，其中清楚示出了 Fin不同部位中的漏电流密度。可以看到，在沟道下部，漏电流密度为 沟道区的成百乃至上千倍。为了解决这种漏电流问题，如参考文献2中所述，可以在沟道下部引入穿通阻挡 (PTS)结构，以便抑制漏电流。为了在沟道下部形成PTS结构，通常需要进行高能离子注入。 然而，这将会导致注入的掺杂物被注入到较大的范围，并且沟道区的杂质浓度较高(参见 参考文献2的图5)。从而，这种结构将会具有大的结漏电流以及大的结电容。因此，需要一种新颖的结构和方法来形成鳍式晶体管，其在保持体FinFET的低成 本、高热传送等优点的同时，能够有效降低沟道下部的漏电流，而不会导致高结漏电流和高 结电容。
发明内容
鉴于上述问题，本发明的目的在于提供一种鳍式晶体管结构及其制作方法，该鳍 式晶体管结构在保持低成本、高热传送等优点的同时，还能够减小漏电流。根据本发明的一个方面，提供了一种鳍式晶体管结构，包括在半导体衬底上形成 的鳍，其中，该鳍中用作所述晶体管结构的沟道区的部位通过绝缘体材料与衬底接触，而该 鳍的其余部位通过体半导体材料与衬底接触。优选地，所述用作沟道区的部位位于该鳍式 晶体管结构的栅极区之下。
优选地，所述体半导体材料可以包括Ge、SiGe, SiC和GaAs之一，所述绝缘体材料 可以包括SiO2、SiN或高k材料。优选地，栅极区包括栅电极，该栅电极通过栅极绝缘层与鳍相交。进一步优选地， 栅极绝缘层可以包括Si02、SiON、或高k材料，栅电极可以包括多晶硅栅电极或金属栅电极。 进一步优选地，金属栅电极可以包括TiN、TiAIN、或TaN。根据本发明的另一方面，提供了一种制作鳍式晶体管结构的方法，包括在衬底上 形成鳍，其中，在该鳍中将充当晶体管结构的沟道区的部位与衬底之间形成绝缘体材料，而 在该鳍的其余部位与衬底之间形成体半导体材料；以及以上述形成有鳍的衬底为基础，制 作晶体管结构。优选地，在衬底上形成鳍的步骤包括在所述衬底上依次形成所述体半导体材料 的层、鳍主体材料的层；将所述体半导体材料的层和所述鳍主体材料的层构图为与将要形 成的鳍相对应的图案；在衬底包括所形成的图案上，形成刻蚀保护层；对所述刻蚀保护层 进行构图，在与将要形成的栅极区相对应的部位处去除该刻蚀保护层，而在其余部位处并 不去除该刻蚀保护层；对经过上述处理的衬底进行选择性刻蚀，以去除所述与将要形成的 栅极区相对应的部位处位于鳍主体材料层之下的所述体半导体材料；以所述绝缘体材料填 充所述鳍主体材料层之下的通过上述选择性刻蚀而导致的空间；以及去除所述刻蚀保护 层。优选地，所述体半导体材料可以包括Ge、SiGe, SiC和GaAs之一，以及所述鳍主体 材料可以包括Si。优选地，所述绝缘体材料可以包括Si02、SiN或高k材料，所述刻蚀保护 层可以包括SiN。优选地，以形成有鳍的衬底为基础制作晶体管结构的步骤包括在形成有鳍的衬 底上形成缓冲层；在缓冲层上形成阻挡层；在阻挡层上形成隔离层，并对该隔离层进行化 学机械抛光，直至露出阻挡层；去除鳍顶部的阻挡层，并去除一部分隔离层使隔离层凹入； 对鳍两侧的阻挡层以及阻挡层两侧的一部分隔离层进行刻蚀；对露出的缓冲层位于与将要 形成的栅极区相对应的部位进行刻蚀，以露出鳍主体；在露出的鳍主体上形成栅极绝缘层； 以及在与将要形成的栅极区相对应的位置形成栅电极。优选地，所述缓冲层可以包括SiO2,所述阻挡层可以包括SiN，所述隔离层可以包 括 SiO2。优选地，栅极绝缘层可以包括Si02、SiON、或高k材料，栅电极可以包括多晶硅栅电 极或金属栅电极。进一步优选地，金属栅电极可以包括TiN、TiAIN、或TaN。在根据本发明的鳍式晶体管结构中，沟道区通过绝缘体与衬底接触，从而形成类 似于SOI的结构，这有效减小了漏电流。另外，鳍的其他部位通过体材料如Ge、SiGe、SiC或 GaAs与衬底接触。这确保了本发明的鳍式晶体管结构能够保持体FinFET的低成本、高热传 送等优点。由于在本发明中并不使用类似于穿通阻挡(PTS)的手段(需要使用高掺杂)，因 而无需担心由于高掺杂导致的高结漏电流和高结电容。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和 优点将更为清楚，在附图中
图1 3示出了根据本发明实施例的制作方法流程中的中间结构图，其中各图中 (a)为透视图，(b)为截面图；图4 6示出了根据本发明实施例的制作方法流程中的中间结构图，其中各图中 (a)为透视图，(b)为沿A-A'线的截面图，(c)为沿B-B'线的截面图；图7示出了根据本发明实施例的鳍结构图，其中图7(a)为透视图，图7(b)为沿 A-A'线的截面图，图7(c)为B-B'线的截面图；以及图8 15示出了根据本发明实施例的以上述鳍结构为基础制作鳍式晶体管结构 的流程中各阶段的结构图，其中各图中(a)为透视图，(b)为沿A-A'线的截面图，(c)为沿 B-B'线的截面图，图15(d)为沿C-C'线的截面图。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是 示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明实施例的半导体器件的各种结构图及截面图。这些图 并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。 图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际 中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外 设计具有不同形状、大小、相对位置的区域/层。根据本发明的实施例，提供了一种新颖的鳍(Fin)结构及其形成方法。该鳍的沟 道区通过绝缘体材料与衬底接触，其余部位则通过体半导体材料与衬底接触。结果，对于沟 道区而言，其位于绝缘体材料之上，如同形成在SOI衬底上一样，由于沟道底部为绝缘体材 料而并不是半导体材料，因此可以大大减小漏电流。而对于其余部位而言，则位于体半导体 材料之上，因此可以以低成本来制造，并能够保持高热传送率的优点。图1示出了根据本发明实施例的制作方法流程中的中间结构图，其中图1(a)为透 视图，图1(b)为截面图。如图1所示，在半导体基板1001上依次形成沟道区体接触层1002以及鳍主体层 1003。这里，半导体基板1001以及沟道区体接触层1002、鳍主体层1003优选地均由体半 导体材料构成。例如，半导体基板1001/沟道区体接触层1002/鳍主体层1003的叠层可以 是(体)Si/(体)Ge/(体)Si的结构。当然，本领域技术人员也可以想到其他不同的材料 组合。例如，可选地，可以使用SiGe、SiC和GaAs之一来形成所述沟道区体接触层1002。图2示出了根据本发明实施例的制作方法流程中的中间结构图，其中图2 (a)为透 视图，图2(b)为截面图。如图2所示，对图1所示的结构进行构图，例如通过掩模曝光、刻蚀等技术手段，使 得沟道区体接触层1002和鳍主体层1003成形为与将要形成的Fin对应的形状。图3示出了根据本发明实施例的制作方法流程中的中间结构图，其中图3 (a)为透 视图，图3(b)为截面图。如图3所示，在图2所示的结构上形成一刻蚀保护层1004，例如可以通过化学气相 沉积(CVD)来实现。这一刻蚀保护层1004用来在随后对沟道区体接触层1002进行刻蚀时保护需要保留的沟道区体接触层1002不被去除。因此，该刻蚀保护层1004的材料应该选 择为能够经受对沟道区体接触层1002进行刻蚀时使用的刻蚀剂。例如，可以选择SiN材料 来形成该刻蚀保护层1004。图4示出了根据本发明实施例的制作方法流程中的中间结构图，其中图4 (a)为透 视图，图4(b)为沿图4(a)中A-A'线的截面图，图4(c)为沿图4(a)中B-B'线的截面图。如图4所示，对于图3中所形成的刻蚀保护层1004进行构图(例如，通过光刻)， 去除该层与将要形成的栅极区相对应的部分，以便随后刻蚀处于沟道区下部的沟道区体接 触层1002。图5示出了根据本发明实施例的制作方法流程中的中间结构图，其中图5 (a)为透 视图，图5(b)为沿A-A'线的截面图，图5(c)为B-B'线的截面图(为了清楚起见，这里并 没有示出A-A'线、B-B'线，它们与图4所示相同，以下各图均类似)。如图5所示，对图4中的结构进行选择性刻蚀。具体地，利用对沟道区体接触层 1002以及鳍主体层1003具有选择性刻蚀作用的刻蚀剂，这种刻蚀剂可以刻蚀沟道区体接 触层1002，而不会对鳍主体层1003造成影响(或者影响很小乃至可以忽略)。而由于刻蚀 保护层1004，位于沟道区下部的沟道区体接触层1002被去除(参见图5(b))；而在其余部 位处，沟道区体接触层1002被保留(参见图5(c))。图6示出了根据本发明实施例的制作方法流程中的中间结构图，其中图6 (a)为透 视图，图6(b)为沿A-A'线的截面图，图6(c)为B-B'线的截面图。如图6所示，对图5中鳍主体层1003之下由于选择性刻蚀而导致的空隙，以绝缘 体材料1005进行填充。这种绝缘体材料例如可以Si02、SiN或高k材料。填充例如可以通 过如下方式完成在图5所示的结构上沉积绝缘体材料，然后利用反应离子刻蚀(RIE)进行 回蚀。图7示出了根据本发明实施例的鳍结构图，其中图7(a)为透视图，图7(b)为沿 A-A'线的截面图，图7(c)为B-B'线的截面图。如图7所示，对于图6中的结构，例如通过选择性刻蚀，去除残留的刻蚀保护层 1004，从而最终得到根据本发明的鳍结构。在该鳍结构中，鳍主体层1003在沟道区通过绝 缘体材料1005与衬底1001接触(参见图7(b))。即，在沟道区形成了类似SOI的结构。 另外，在其他部位处，鳍主体层1003则通过沟道区体接触层1002(由体半导体材料如(}e、 SiGe、SiC或GaAs形成)与衬底接触(参见图7(c))。以上描述的是形成根据本发明的鳍结构的一个实施例。本领域普通技术人员可以 设计其他方法来形成这种鳍结构。在如上所述在衬底上形成了鳍结构之后，可以有多种方式来接着形成各种鳍式晶 体管结构。下面，仅以其中一种为例来进行说明，以便本领域的技术人员能够更好地理解本 发明。图8 15示出了根据本发明实施例的以上述鳍结构为基础制作鳍式晶体管结构 的流程中各阶段的结构图，其中各图中(a)为透视图，(b)为沿A-A'线的截面图，(c)为 B-B'线的截面图。如图8所示，在图7所示的形成有鳍的衬底上形成(例如，沉积)缓冲层1006。该 缓冲层1006例如可以由SiO2材料形成。之后，如图9所示，在缓冲层1006上继续形成(例
7如，沉积)阻挡层1007。该阻挡层1007例如可以由SiN材料形成。然后，如图10所示，在 所得到的结构上沉积隔离层1008。该隔离层1008例如可以由SW2形成。优选地，对沉积 的隔离层1008进行化学机械抛光(CMP)，直至露出阻挡层1007。随后，如图11所示，对位于鳍顶部的阻挡层1007进行选择性刻蚀，去除这一部分 的阻挡层1007。另外，去除一部分的隔离层1008使隔离层1008凹入。接着，如图12所示， 进一步刻蚀鳍两侧的阻挡层1007及部分隔离层1008，以更多地露出鳍结构。随后，如图13 所示，在与将要形成的栅极区相对应的部位，刻蚀掉缓冲层1006，以露出鳍主体层1003(这 部分鳍主体层1003对应于沟道区)。然后，如图14所示，在露出的鳍主体层1003上形成栅极绝缘层1009。该栅极绝 缘层1009例如可以由Si02、SiON或高k材料形成。接着，如图15所示，形成栅电极1010。 该栅电极1010横跨鳍，通过栅极绝缘层1009与鳍主体层1003相交。栅电极1010可以为 多晶硅栅电极，或者可以为金属栅电极如TiN、TiAlN, TaN等。在形成栅电极之后，可以通过离子注入等对源/漏极区进行掺杂，从而最终形成 根据本发明实施例的晶体管结构。这种源/漏极区与本发明的主旨并无太大关联，在此不 再赘述。图15(d)中示出了最终得到的晶体管结构沿C-C'线的截面图。可以清楚地看到， 鳍主体层1003位于栅电极1010之下的部位(对应于沟道区)通过绝缘体1005与衬底1001 接触，从而可以切断漏电流的路径，并因此大大减小了沟道区下部的漏电流。鳍主体层1003 的其余部位通过沟道区体接触层1002与衬底1001相接触，从而可以保持体FinFET的低成 本、高热传送率等优点。尽管以上实施例中以图15中所示的晶体管结构为例来进行说明，但是本领域技 术人员应当认识到，以根据本发明的鳍结构为基础，可以制作出多种鳍式晶体管结构，如双 栅FinFET、三栅FinFET等，而不仅限于图15中所示的结构。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域 等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相 同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说 明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落 在本发明的范围之内。
权利要求
1.一种鳍式晶体管结构，包括在半导体衬底上形成的鳍，其中，该鳍中用作所述晶体管结构的沟道区的部位通过绝缘体材料与衬底接触，而该 鳍的其余部位通过体半导体材料与衬底接触。
2.如权利要求1所述的鳍式晶体管结构，其中，所述用作沟道区的部位位于该鳍式晶 体管结构的栅极区之下。
3.如权利要求1或2所述的鳍式晶体管结构，其中，所述体半导体材料包括Ge、SiGe, SiC 禾口 GaAs 之一。
4.如权利要求1或2所述的鳍式晶体管结构，其中，所述绝缘体材料包括Si02、SiN或 高k材料。
5.如权利要求2所述的鳍式晶体管结构，其中，栅极区包括栅电极，该栅电极通过栅极 绝缘层与鳍相交。
6.如权利要求5所述的鳍式晶体管结构，其中，栅极绝缘层包括Si02、SiON、或高k材料。
7.如权利要求5或6所述的鳍式晶体管结构，其中，栅电极包括多晶硅栅电极或金属栅 电极。
8.如权利要求7所述的鳍式晶体管结构，其中，所述金属栅电极包括TiN、TiAlN、或TaN。
9. 一种制作鳍式晶体管结构的方法，包括在衬底上形成鳍，其中，在该鳍中将充当晶体管结构的沟道区的部位与衬底之间形成 绝缘体材料，而在该鳍的其余部位与衬底之间形成体半导体材料；以及 以上述形成有鳍的衬底为基础，制作晶体管结构。
10.如权利要求9所述的方法，其中，在衬底上形成鳍的步骤包括 在所述衬底上依次形成所述体半导体材料的层、鳍主体材料的层；将所述体半导体材料的层和所述鳍主体材料的层构图为与将要形成的鳍相对应的图 案；在衬底包括所形成的图案上，形成刻蚀保护层；对所述刻蚀保护层进行构图，在与将要形成的栅极区相对应的部位处去除该刻蚀保护 层，而在其余部位处并不去除该刻蚀保护层；对经过上述处理的衬底进行选择性刻蚀，以去除所述与将要形成的栅极区相对应的部 位处位于鳍主体材料层之下的所述体半导体材料；以所述绝缘体材料填充所述鳍主体材料层之下的通过上述选择性刻蚀而导致的空间；以及去除所述刻蚀保护层。
11.如权利要求10所述的方法，其中，所述体半导体材料包括Ge、SiGe、SiC和GaAs之 一，以及所述鳍主体材料包括Si。
12.如权利要求10所述的方法，其中，所述绝缘体材料包括Si02、SiN或高k材料。
13.如权利要求10所述的方法，其中，所述刻蚀保护层包括SiN。
14.如权利要求9所述的方法，其中，以形成有鳍的衬底为基础制作晶体管结构的步骤 包括在形成有鳍的衬底上形成缓冲层； 在缓冲层上形成阻挡层；在阻挡层上形成隔离层，并对该隔离层进行化学机械抛光，直至露出阻挡层；去除鳍顶部的阻挡层，并去除一部分隔离层使隔离层凹入；对鳍两侧的阻挡层以及阻挡层两侧的一部分隔离层进行刻蚀；对露出的缓冲层位于与将要形成的栅极区相对应的部位进行刻蚀，以露出鳍主体；在露出的鳍主体上形成栅极绝缘层；以及在与将要形成的栅极区相对应的位置形成栅电极。
15.如权利要求14所述的方法，其中，所述缓冲层包括Si02。
16.如权利要求14所述的方法，其中，所述阻挡层包括SiN。
17.如权利要求14所述的方法，其中，所述隔离层包括Si02。
18.如权利要求14所述的方法，其中，所述栅极绝缘层包括Si02、SiON、或高k材料。
19.如权利要求14所述的方法，其中，所述栅电极包括多晶硅栅电极或金属栅电极。
20.如权利要求19所述的方法，其中，所述金属栅电极包括TiN、TiAlN、或TaN。
全文摘要
本申请公开了一种鳍式晶体管结构及其制作方法。该鳍式晶体管结构包括在半导体衬底上形成的鳍，其中，该鳍中用作所述晶体管结构的沟道区的部位通过绝缘体材料与衬底接触，而该鳍的其余部位通过体半导体材料与衬底接触。根据本发明的鳍式晶体管结构，既能保持低成本、高热传送率的优点，又能减小漏电流。
文档编号H01L21/336GK102117829SQ20091024451
公开日2011年7月6日 申请日期2009年12月30日 优先权日2009年12月30日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所