用于所结合支持件上的超薄光电二极管阵列的器件和方法

专利名称：用于所结合支持件上的超薄光电二极管阵列的器件和方法
技术领域：
本发明涉及半导体光电二极管，特别涉及高性能背照式或前照式光电二极管阵列的结构，以及特别针对有源元件和隔离特征的薄型实施例制造这样的结构的方法。
背景技术：
常规光电二极管阵列结构基于前照式或背照式技术。半导体衬底可以是η型或者 P型材料，其中具有相反导电性型扩散区。这相应产生ρ-η结构(ρ-οη-η)或者η_ρ (η-οη-ρ) 结构。可在该阵列的不同表面上设置用于提供与下游电子器件的互连的正极金属垫片和负极金属垫片，或者，可在该阵列的同一表面上设计特殊结构特征用于为这两个电极中的每一电极提供垫片。与半导体衬底具有相同导电性类型的管芯的后表面的毯型注入可提高器件的电荷收集效率和DC/AC电性能两者。前照式结构和背照式结构这两种方式中的任一者具有其自身的利与弊。例如，正极垫片和负极垫片位于半导体衬底的不同表面上的传统前照式结构允许构建高性能光电二极管和光电二极管阵列，但对金属游走宽度带来严格约束。这些约束将前照光电二极管阵列的设计限于使用更少的元件或者在相邻元件之间使用更大的间隙。另一方面，将正极垫片和负极垫片置于半导体衬底的同一表面上可能要求通孔提供与靠近其一个表面布置的扩散部的接触并将信号带到另一表面，这通常会降低该阵列的机械完整性。近来，由多家公司报导的背照式结构利用凹凸化技术来使用该结构前表面上的接触部(突块或者柱)将阵列的元件电连接到外部衬底或PC板。通过利用焊料或者柱块工艺，可将通常位于相邻元件开口之间的有源表面上的金属互连移向其上装配有芯片的衬底或PC板。这样的方式允许使阵列的相邻元件之间的间隙最小化，同时允许有实质上总数无限制的元件。然而，先前报导的背照式结构的若干弊端限制了它们的应用1)首先，通常使用相对厚的Si晶片(> 50 μ m)来制作这些结构，且材料的电阻率须足够高(> 5000hm-cm)，足以在零偏置下耗尽尽可能多的体积，这是许多应用所需要的；2)第二，采用高电阻率材料通常削弱光电二极管在漏电流和分流电阻方面的性能；3)第三，如果未使用高电阻率材料，则由于时间响应由载流子的扩散决定而不是由它们在耗尽型结构中的漂移决定，所以时间响应可能很长(微秒或者甚至更长)；4)第四，大多数设计提供很少的用于在器件的整个厚度内将相邻单元彼此隔离的结构特征，或者未提供这些结构特征，这造成相对高的串扰，尤其是在零偏置下；概括而言，对于现有技术背照式结构，主要考虑诸如漏电流、分流电阻、串扰、频谱灵敏度和时间响应等的参数。此外，在晶片制作工艺中处理薄的晶片(< 150μπι厚度)本身是主要考虑事项，并且会随着晶片厚度的进一步减少而变得越来越重要。很希望开发出具有薄器件区优点的器件，但在标准制作设施中不需要进行困难的加工。


并入本说明书中且构成本说明书一部分的附图示出了本发明的若干实施例，并与描述一起用于说明本发明优选实施例的原理图1是根据本发明实施例的经部分加工的器件的示例，其中，进行掺杂剂的初始沉积以形成ρ-η结和隔离结构。图2是本发明的经部分加工的器件的示例性图示，其中的光敏部分在外延半导体区中。图3是图2所示类型器件的进一步加工的示例性图示，但在该器件上已附着所结合白勺操控衬底(bonded handling substrate)。图4是图3所示类型器件的进一步加工的示例性图示，其中，原半导体衬底部分已被制成为超薄。图5是图4所示类型器件的进一步加工的示例性图示，其中，衬底已被结合到该器件的打薄部分上并提供用于形成与该器件有源区的接触特征的材料。图6是图5所示类型器件的进一步加工的示例性图示，其中，第二操控衬底已被结合用于支持去除第一结合操控衬底。图7是图6所示类型器件的进一步加工的示例性图示，其中，已去除第一操控衬底。图8是超薄背照式光电二极管器件的示例性图示，在具有生长外延层的半导体衬底和支持衬底上制有被隔离的像素。图9是图8中所示类型的光电二极管器件的示例，但是在阵列的有源元件之间前侧隔离扩散区和背侧隔离扩散区交叠。图 10 是使用半导体-绝缘体衬底(semiconductor-on-insulator substrate)上面的生长外延半导体层制造的超薄背照式光电二极管器件的另一示例。隔离特征是利用从半导体层的相对两侧扩散的掺杂剂制成的。图11是使用半导体-绝缘体衬底上面的生长外延半导体层制造的超薄背照式光电二极管器件的另一示例。隔离特征是利用来自半导体层的一侧的掺杂剂扩散与来自该半导体层的相对两侧的通孔(沟槽)的组合而制成的。图12是使用半导体-绝缘体衬底上面的生长外延半导体层制造的超薄背照式光电二极管器件的另一示例。隔离特征是利用来自该器件入光侧的、跨越整个有源区厚度的通孔(沟槽)制成的。图13是使用半导体-绝缘体衬底上面的生长外延半导体层制造的超薄背照式光电二极管器件的另一示例。隔离特征是利用跨越整个有源区厚度的通孔(沟槽)制成的， 而与入光侧的毯式扩散的接触是用连接所述器件两侧的少量通孔制成的。图14是使用半导体-绝缘体衬底上面的生长外延半导体层制造的超薄背照式光电二极管器件的另一示例。该结构类似于图12的结构，但是具有很低的热预算和薄的起始有源层厚度。图15是使用半导体-绝缘体衬底上面的生长外延半导体层制造的超薄背照式光电二极管器件的另一示例。该结构例示了极薄的起始半导体层厚度、若干外延生长层，并且包含深掩埋外延层中的嵌入式器件。图16是使用块状半导体衬底和贯穿该衬底的通孔从与入光侧相反的一侧接触半导体掺杂区而构建的另一类超薄背照式光电二极管器件的示例性图示。图17是其中隔离扩散包围每一元件并且使用与支持衬底结合的块状半导体晶片来构建的另一类超薄背照式光电二极管器件的示例性图示。图18是另一类超薄背照式光电二极管器件的示例性图示，该器件中，隔离扩散包围每一元件、与支持衬底结合，并且在支持衬底中设置竖直通孔以接触掺杂半导体区。图19是图9中所示类型的超薄背照式光电二极管器件的示例性图示，但是像素之间的隔离是使用通孔(沟槽)来制成的。图20是另一类超薄背照式光敏器件的示例性图示，该器件包括具有内部放大的光电检测器结构，该光电检测器结构具有包围每一元件的隔离扩散，与支持衬底结合，并且在支持衬底中设置竖直通孔以接触掺杂半导体区。图21举例示出了与支持衬底结合并且使用半导体外延层生长和隔离扩散结构来构建的超薄前照式光电二极管器件。图22是光电二极管阵列的光入射表面的示例性图示，该图示出了各光敏元件的示例性矩形形状。图23是图2中所示光电二极管的横截面图，该横截面图示出了第二导电性类型的区域邻接第一导电性类型的隔离区；沿着外延层生长的表面截取该横截面。图M描绘了使用本发明光电二极管阵列的成像系统检测器模块示例。图25是光敏器件的另一示例，该光敏器件具有多个外延层、在外延层内的多个掺杂区，以及接触半导体的不同掺杂区的多个通孔。并入于本说明书中并且构成本说明书一部分的附示了本发明的若干实施例并且与描述一起用于说明本发明的原理。
具体实施例方式因此，本发明的第一组实施例提供了可采用标准半导体加工设备的超薄背照式光敏器件。这些实施例的器件为光电二极管的一维或二维阵列，每一光电二极管包括具有第一表面和第二表面的第一半导体层以及结合、沉积或生长在第一半导体层的第二表面上的第二半导体层。因此，第二半导体层具有第二表面以及与第一半导体层接触的第一表面。每一光电二极管的正极/负极由第一掺杂区形成，所述第一掺杂区从第一半导体层的第一表面延伸穿经过第一半导体层的整个厚度并且到达第二半导体层内部。该掺杂未到达第二半导体层的第二表面。隔离区穿透第一和第二半导体层并且可以到达第一半导体层的第一表面和第二半导体层的第二表面。隔离区在第一半导体层的第一表面上形成矩形或其它形状的单元，每一单元包围阵列的单个光电二极管的正极/负极区。隔离区可以由标准填料回填的沟槽或通孔建立。可替选地，这些隔离区可以由第二掺杂区或者沟槽与第二掺杂区的组合形成。
在前一种情况(仅掺杂区)下，第二掺杂区从第一半导体层的第一表面延伸经过这两个半导体层的结合表面，到达第二半导体层的第二表面。在后一种情况(掺杂区与沟槽的组合)下，第二掺杂区可以从第一半导体层的第一表面延伸经过这两个半导体层的结合表面并且止于第二半导体层的体内部，未到达第二半导体层的第二表面；在这一情况下， 所述隔离通过从第二半导体层的第二表面延伸至该第二半导体层的体内部并且可能接触第二掺杂区的沟槽完成。可以掺杂沟槽的侧壁以包括第二掺杂区部分。在所有情况下，第二掺杂区浓度沿着连接两个半导体层的表面的路径可未必均勻。另外，它们沿着该路径可以具有间隙，所述间隙位于第二半导体层内部，具有很低的第二掺杂浓度或者不存在第二掺杂浓度。第三掺杂区邻近第二半导体层的第二表面并且形成光电二极管阵列的共同负极/正极。第二半导体层的第二表面具有钝化层。使用一个或者多个中间粘合、蚀刻停止和/或隔离层，第一半导体层的第一表面被附着至支持衬底。在这些支持衬底和中间层中制成通孔，以打开第一半导体层表面上的第一和第二掺杂区。光电二极管阵列的每单元可以有到达各光电二极管的第一掺杂区的至少一个通孔。每阵列可以有到达第二掺杂区的至少一个通孔。在开口内部，第一半导体层中邻近其第一表面的区域覆盖有或者富含有硅化物或者其它业内已知材料，以提供与半导体区的良好欧姆接触。通孔用来利用金属或其它高导电材料建立从支持衬底的表面到第一和第二掺杂区的导电路径。通孔可以由氧化物、多晶硅或其它标准填料回填，并且接触垫片可以沉积于顶部，从而完成背照式光电二极管阵列的结构。可替选地，可以将接触半导体掺杂区的金属图案化以形成接触垫片。本发明的第二组实施例包括用于制造根据上述段落中所述第一组实施例的与支持衬底结合的背照式光电二极管阵列的方法。本发明的第三组实施例提供了可以运用标准半导体加工设备的超薄前照式光敏器件和阵列结构。这些实施例的器件为光电二极管的一维或二维阵列，每一光电二极管具有两个半导体层和与前一组实施例类似或相同的许多结构特征。然而，这一组实施例中使其区别于前一组实施例的主要特征在于正极/负极形成于第二半导体层的第二(上)表面上，这造成形成的正极/负极区邻近完工后器件结构的绝对顶部。因此，在顶部半导体层中需要通孔以接触这些正极/负极区并且将信号带到该结构的底部。为接触隔离区，也可以不需要经过顶部半导体层的通孔。本发明的第四组实施例包括用于制造根据上述段落中所述第三组实施例的与支持衬底结合的前照式光电二极管阵列的方法。本发明的第五组实施例包括一种可以运用标准半导体加工设备的超薄背照式光敏器件的替代版本。这些实施例类型的器件为光电二极管的一维或者二维阵列，每一光电二极管包括具有第一表面和第二表面的单个半导体层。该阵列的每一光电二极管的正极/ 负极由从半导体层的第一表面延伸至该第二半导体层的体内部的第一掺杂区形成。第一掺杂区可以未到达半导体层的第二表面。隔离区穿透半导体层并且可以到达它的表面。隔离区在半导体层的第一表面上形成矩形或其它形状的单元，每一单元包围该阵列的单个光电二极管的正极/负极区。
隔离区可以由标准填料回填的沟槽或通孔建立。可替选地，这些隔离区可以由第二掺杂区、或者沟槽与第二掺杂区的组合形成。在前一种情况(仅掺杂区)下，第二掺杂区可以从半导体层的第一表面延伸经过半导体厚度，到达半导体层的第二表面。在后一种情况(掺杂区与沟槽的组合)下，第二掺杂区可以从半导体层的第一表面延伸经过半导体整体并且止于半导体层的体内部，但未到达半导体层的第二表面。在这一情况下，隔离可以通过从半导体层的第二表面延伸至半导体层的体内部的沟槽完成。在一些实施例中，沟槽可以到达第二掺杂区。可以掺杂沟槽的侧壁以包括第二掺杂区部分。在所有情况下，第二掺杂区浓度沿着连接这两个半导体层的表面的路径可以未必均勻。另外，它们沿着该路径可以具有第二掺杂浓度很低的间隙。第三掺杂区邻近半导体层的第二表面并且形成该阵列的共同负极/正极。半导体层的第二表面具有钝化层。 使用一个或多个中间粘合、蚀刻停止和/或隔离层，可将半导体层的第一表面附着至支持衬底。在这些支持衬底和中间层中可制成通孔，以打开半导体层第一表面上的第一和第二掺杂区。每单元可以有到达每一光电二极管的第一掺杂区的至少一个通孔。每阵列可以有到达第二掺杂区的至少一个通孔。在开口内部，半导体层中邻近其第一表面的区域覆盖有或者富含有硅化物或其它业内已知材料，以提供与半导体区的良好欧姆接触。通孔用来利用金属或其它高导电材料建立从支持衬底的表面到第一和第二掺杂区的导电路径。通孔可以由氧化物、多晶硅或其它标准填料回填，并且接触垫片可以沉积于顶部，从而完成背照式光电二极管阵列的结构。可替选地，可以将接触半导体掺杂区的金属图案化以形成金属垫片。本发明的第六组实施例包括用于制造根据该在先第五组实施例的与支持衬底结合的背照式光电二极管阵列的方法。本发明的第七组实施例提供了可以运用标准半导体加工设备的超薄前照式光敏器件和阵列结构。这些实施例的器件是光电二极管的一维或者二维阵列，每一光电二极管具有单个半导体层和与第五组实施例类似或相同的许多结构特征。然而，本组实施例中使其区别于第五组实施例的主要特征在于正极/负极形成于半导体层的第二(顶)表面上， 这造成形成的正极/负极区邻近完工后器件结构的绝对表面。因此，在顶部半导体层中可需要通孔以接触这些正极/负极区并且将信号带到该结构的底部。为接触隔离区，也可以不需要经过顶部半导体层的通孔。本发明的第八组实施例包括用于制造根据上述段落中所述第七组实施例的与支持衬底结合的前照式光电二极管阵列的方法。本发明技术中的许多实施例归结于在经过加工的硅表面上生长外延硅层以确定掺杂区。根据反复执行这些外延生长步骤可以得到其它实施例。在这些实施例中，以起始材料呈现的第一层可以在该整个表面上具有具备不同掺杂特性的区域。在这些实施例中的一些实施例中，第一层特征可以用来限定已于一些前述实施例中公开的光电二极管阵列部分。然而，该层中的有一些特征可以包括其它电子部件部分。在非限制意义下，有些示例可以包括在这一层中限定NPN或者JFET晶体管部分、电阻器部分、变容器部分和其它诸如此类器件。结合执行多次外延沉积所得的实施例，通过类似地限定除光电二极管阵列部件之外的各种器件的掺杂去，可以建立本发明的更多实施例。如在先前讨论中那样，通过利用不同技术来组合这些类型的实施例，以将衬底与接受加工的衬底结合，或者建立穿过在建表面或可替选地穿过正在其上构建层的衬底整体的通孔，可以得到实施例。因此，本发明涉及薄的光电二极管阵列结构及其制造方法。可以在第一导电性类型的半导体层中创建该器件的有源部分。作为示例，该半导体层可以包括硅。本领域技术人员可以明白，通过使用除了硅之外的半导体材料可以获得其它实施例。半导体层具有第一表面和第二表面。作为示例，可以使用硅层。在本发明的一些实施例中，光电二极管的基本单元结构包括第二导电性类型的区域，该区域建立于半导体层的第一表面上并且通过本征区域与器件厚度层第二表面上的第一导电性类型的区域分离。 在半导体衬底的第一表面上的第二导电性类型区域之间，制成有浓度比未经加工半导体层的背景更重的第一导电性类型的多个区域。此外，在半导体层的第二表面上形成浓度比背景浓度更重的第一导电性类型的多个区域，并且可以与第一表面上的第一导电性类型的多个区域对准。在一些实施例中，通过用来限定器件有源部分的从半导体层的两面遍布的掺杂区，在半导体层的两个相反表面上建立的第一导电性类型的两个对准区域可以接触。只要在器件的主体中吸收入射光子的足够部分，则附加器件厚度除了允许用于有足够衬底厚度用于加工器件以及器件与外界接触点的互连之外，无其它目的。在本发明的一些实施例中，通过将半导体材料结合到已受到一些程度的器件加工的另一半导体衬底上，可实现对半导体器件的有源部分的打薄加工。在将非半导体材料衬底结合到器件的有源部分上时，可以获得更多实施例。通过参照图1的项目100，可想到一个实施例的步骤。第一导电性类型的电子器件级半导体层110可以具有写入到该层中的对准掩模集合。该层具有第一表面111和第二表面112。接着可以在该层表面111上进行光刻步骤以限定特征120——浓度比半导体层 110的背景浓度更高的第一导电性类型的多个区域。这些区域可以在表面111上形成矩形栅格结构。可以向半导体层的这些暴露区域中进行重度掺杂。例如，可以使用离子注入工艺步骤向半导体暴露区域中注入η型掺杂。在本发明的多数掺杂步骤中，本领域技术人员应当清楚，热扩散工艺或者离子注入可包括用于对区域进行局部掺杂的可接受手段。在区域120被掺杂之后，可进行扩散步骤以驱使掺杂剂进入整体。可以有诸多手段用于实现掺杂剂在内部扩散。例如，可在高温(例如1100摄氏度)下操作热炉。接下来的光刻步骤可以在半导体表面111上限定第二导电性类型的多个区域 130。可以看出，在限定这些区域时，光刻步骤可以仅限定可在所选区域中阻止注入的光致抗蚀剂镜像区域，或者，可在光刻限定的区域中有选择地去除在衬底表面上的膜从而允许向半导体进行扩散工艺。本领域技术人员可以明白，在这些实施例中限定掺杂区的位置的诸多手段可以包括本领域的要素。可以用P型掺杂剂限定项目130。同样，在一些实施例中，热扩散工艺可驱使掺杂剂进入层110的整体。在一些实施例中，在限定了区域120和区域130之后，可进行外延生长步骤。这样的步骤在图2的项目200中示出且可以在层110的表面上限定项目210。在一些实施例中，为了光学性能，可以进行特殊加工聚焦以保证外延层是很纯且电阻率高的材料。外延层210的电阻率可比半导体层110的电阻率高或低。作为非限制性示例，可以生长电阻率约为500欧姆-厘米且厚度约为30微米的外延层。本领域技术人员可以明白， 电阻率和外延层厚度不同的多个实施例可以包括与本领域一致的外延层的相容的限定。并且，在该层生长时不同的某些层特性(例如包括电阻率)可产生更多实施例。在多个步骤中进行外延层限定可获得更多实施例。在层210的生长期间，层110的掺杂区，即项目120和130将扩散到外延层中分别作为项目220和230。在一些实施例中可进行其它热加工以使这些项目更深地扩散到生长的外延层中。一些实施例可源自半导体在外延沉积工具本身中的热加工，或者，可在另一热加工工具(例如炉)中进行单独热加工步骤。在其它实施例中，用光刻步骤来加工外延生长层210的表面211以限定区域M0。 在多个实施例中，可以在这些区域中利用与用于形成区域120的方法类似的方法限定第一导电性类型的掺杂剂区域。进一步的热加工可用于在外延生长层210内驱使区域220和区域240朝向彼此。在一些实施例中，掺杂剂区域220和240可以接触或者交叠。其它实施例可以包括这些层彼此接近，但是未必交叠。本领域技术人员可以明白，大量不同的加工实施例可以包括与光电检测器阵列元件的形成一致的结果。在一些实施例中，区域120和220可以沿着由图2中虚线111所示界面与第二导电性类型的区域130/230邻接。在一些实施例中，这样的邻接可以提供图23中所示的矩形结构，即项目2300，其中示出单个光电二极管(即项目2301)沿着由虚线111所示表面的横截面。在一些实施例中，可进行其它加工以横跨该器件表面限定导电性类型与区域MO 相同的层250。在一些情况下，该层可以被限定为在外延层的绝对表面的窄特征。在这些实施例中，优选的是可以限制所述器件在后续步骤中的热暴露，以免所限定的层250明显受到热扩散。通过对该层250使用如下掺杂剂品种可定义更多实施例，其中，尽管与240的导电性类型相同，但是该掺杂剂品种可包括对于后续加工可能需要的任何热暴露而言扩散不那么快的品种。本领域技术人员可以明白，用于掺杂半导体层以形成一类掺杂区的诸多选项包括本领域中相容的实施例范围。一些实施例还会通过形成绝缘材料膜260来进一步加工所述器件。作为非限制性示例，该膜260可以包括已经热生长到表面211上或者通过各种手段沉积到该表面上的二氧化硅。在一些实施例中，该膜包括光子在入射本发明光电二极管时所遵循的路径的光学相关部分。重要的是，因此调整该膜的特性以优化光电二极管灵敏度。根据所形成的膜沈0的厚度方面可以得到其它实施例。在一些情况下，在检测穿过层250入射到光电二极管上的光子时，小的厚度可具有优势。在一些实施例中，对薄光电二极管器件的后续加工可包括将衬底结合到已形成有绝缘体膜260的表面上。由于以后可以去除该衬底，所以在一些实施例中，有利的是限定保护层，其在图2中被示为项目270。该层可以包括、但不限于多晶硅膜。多晶硅由于可被氧化以在其上形成结合层，因此会有用。另外，许多工艺可以与多晶硅材料不同地加工氧化物材料。在这些情况下，多晶硅膜可以有效地用作停止层，因此保护绝缘体膜沈0以免在去除所结合的衬底期间受损。继续参照图3的项目300，在一些实施例中，可结合氧化物的膜可被沉积或者生长到保护层270上作为项目200的一部分。该可结合膜可如项目310所示。使用各种衬底结合工艺，可以在操控衬底320与氧化物结合膜项目310之间形成均勻的结合膜。作为非限制性示例，一些实施例可以通过用等离子体处理对待结合的表面进行预处理来执行结合。 在压力处理之前对表面进行了充分平坦化时，与热加工一起在层320与下层的经加工衬底 200之间施加压力将在关于膜310的界面处形成永久结合。在一些实施例中，两个所结合的晶片的合成厚度足够大，足以允许明显去除半导体层110的暴露表面112。本领域技术人员可以明白，可以与半导体层110/210结合的各类材料(从半导体到非半导体衬底)与这里描述的本发明相容。可以注意到，图3中的虚线370被示为用于参照，且指出通过碾磨、研磨、抛光和/ 或其它标准手段从暴露表面112去除半导体的深度。现在参照图4的项目400，在加工了暴露表面112 (图3)之后示出结合的复合晶片项目300。可以通过标准加工来打薄该复合晶片。在一些实施例中，这可以包括碾磨晶片以从112这一侧去除毛量的半导体层。接着，在这样的实施例中，可以用化学机械抛光来加工该表面以提供如项目410所示的一贯光滑表面。在一些实施例中，去除足够多的材料以得到底表面410，该底表面截断初始晶片加工的扩散区120和130。本领域技术人员可以明白，打薄、腐蚀或者蚀刻半导体的诸多方法可以与本发明意图一致。接着参照图5的项目500，可以形成与新加工表面410上暴露的扩散区的电连接。 在一些实施例中，在图4的讨论中提及的碾磨步骤之后限定的器件区的厚度可以比应用需要更薄。在这样的情况下，层530可以简单地包括例如为绝缘体或者半导体的沉积层，可穿过该沉积层形成通孔。然而在更一般情况下，可能需要具有相当厚度的层。在一些实施例中，可在由层 510和层520形成的界面将适当厚度的玻璃、石英或者其它绝缘体衬底530结合到器件衬底400上。作为示例，项目510为钝化层而项目520为结合(粘合)层。或者，可将硅衬底直接与表面410持久结合。作为非限制性示例，项目530可以包括khott Glass (Mainz公司)，材料为AF32的0. 1厚玻璃衬底。该示例性材料在被结合时可耐受某些热加工条件。在限定或结合了层530之前，在一些实施例中，所暴露的器件接触区的掺杂剂水平可能不足以形成低电阻欧姆接触。在一些实施例中，钝化层510可以生长或者沉积到所形成衬底400的接触侧表面410上。可以针对不同扩散区在该钝化层510中限定接触开口。在一些实施例中，在将会形成有接触部的表面中，可以如项目520所示两种扩散类型或其中一种扩散类型、利用对应类型的掺杂剂进行增强扩散或者注入。在一些实施例中，可以利用快速热退火加工对注入物进行活化退火。在其它实施例中，可以通过在接触开口形成硅化物来制成欧姆接触。例如，一些实施例可以使用钛沉积工艺。如果半导体为硅，则钛与所暴露的硅的热反应会形成良好的接触限定，而在绝缘体区中不会形成硅化物。本领域技术人员可以明白，多种材料可与掺杂半导体层反应或者与其相互作用以形成接触电阻适当的可接受层。相比硅化钛，对于钛和氮化钛而言有选择性的业内标准湿式化学蚀刻可以允许接触区的电隔离。在一些实施例中，绝缘材料、氧化物或玻璃熔料的层502可以用来实现将项目530 结合到衬底400。在一些实施例中，可对该层520进行图案化以与所需接触区540对准。本领域技术人员可以明白，存在用于将绝缘衬底与硅器件衬底结合的诸多选项和材料，该硅器件衬底可以包括这里公开的技术方面。在层530中可能需要形成接触通孔或开口。在一些实施例中，这些开口可以通过在抗蚀剂层中以光刻方式限定开口且化学蚀刻掉材料以形成项目560和561的轮廓区来形成。作为非限制性示例，阵列的各元件具有至少一个项目560。此外，也可以横跨整个阵列仅制成一个或数个项目561。在其它实施例中，可使用反应离子蚀刻工艺形成开口。一般而言，可以采用本领域技术人员已知的任何工艺，用于层530中的开口区域，以允许形成与衬底400的电互连。在一些实施例中，在形成的通孔中可沉积层550。作为非限制性示例，该层可以是掺杂的多晶硅膜。在一些实施例中，当项目530为绝缘体衬底时，这种CVD沉积的膜的保形性是可取的。在其它实施例中，层550可以包括蒸发的或溅射的金属膜。通过CVD层与金属层的组合可以定义更多其它实施例。从一般观点来看可以明白，任何用于在形成于衬底材料中的通孔中形成电接触的手段都可以包括与本发明相容的技术。在衬底530为半导体的情况下，在通孔560和561的侧壁上沉积的层550可以包括绝缘膜和导电膜的夹层结构， 其中，首先沉积绝缘膜，继而沉积导电膜。在形成这些层550之后，在一些实施例中，可采用光刻加工来区域性地蚀刻掉接触区之间的材料以限定隔离的接触区。在一些实施例中，区域性限定可以用来另外限定用于外部连接的接触垫片。在很多实施例中，在接触开口区560中会存在中空区域。在一些实施例中，可将填充层引入到所述中空中以平坦化接触开口。多种材料可以用于这一目的， 例如，作为非限制性示例，可以沉积旋压玻璃材料，旋涂以将材料收集到开放通孔中、但是限制在通孔之外的材料的量。后续的蚀刻步骤可以揭开接触区。在一些实施例中，这一后续蚀刻步骤可以运用光刻加工，以仅打开被用于填充通孔的材料的特定区域并潜在地钝化金属接触。在可替选实施例中，在通孔560被填充且回蚀以暴露区域550之后可添加第二层级金属570。在非限制性示例中，可将铝层沉积于接触层550上以限定项目570。在一些实施例中，可以向这一特征添加其它材料以允许适当的层放置焊块或其它互连解决方案。在一些实施例中，图5的结构可以构成完整的器件结构。在这一情况下，作为非限制性示例，操控衬底320可以包括对于某些光辐射波长而言透明的衬底；在另一情况下，衬底320可以包含闪烁物材料并且可能包含校准器。例如，可以使用光纤闪烁物(F0Q板。在又一实施例中，闪烁物材料和校准器可以并入与第一衬底320结合的第二光学衬底中。参照图6的项目600，所述器件可以多种方式包含完整结构。然而，第一操控衬底 320仍然存在于光电二极管器件的背部上。光可能需要能够从该器件的这一侧进入，并且在这些实施例中可能需要去除操控层的材料。在一些实施例中，在器件500上暂时结合第二操控衬底620可能是有利的。存在多种对于本领域技术人员已知的用于暂时结合两个衬底的方式，并且可例如使用UV敏感粘合剂来限定将操控衬底620粘合在项目500上的层610。 在这些实施例中，在后续加工完成之后，可以通过将粘合剂610暴露于穿过衬底620的UV 光来去除临时操控衬底。因此，在这些实施例中，可能需要使用对于所用UV波长而言透明的衬底。在一些实施例中，在结合了临时衬底620之后可以去除第一操控衬底320。参照图7的项目700，现在可以看出，结合有临时操控衬底620的复合器件(即项目600)现在已经具有位于光电二极管的朝向地面的背侧上的表面710。在一些实施例中，在进行了粗碾磨操作之后，可以对样本抛光直至到达绝缘膜260。在其它实施例中，可以在碾磨之后或者在碾磨和抛光之后进行反应离子蚀刻步骤。该化学性可以被选择成对绝缘膜(例如氧化物膜) 有选择性，因而可能在该膜上停止。在其它实施例中，可以在去除了操控衬底320之后更换绝缘膜沈0。在已使用且去除临时衬底620的一些实施例中，可能有必要对以别的方式完工的器件进行等离子体处理的清洁步骤和/或化学清洁的清洁步骤。在执行任何这样的清洁之后可以得到实用的、薄的背照式光电二极管器件。可以注意到，有其它方法可以适合用于打薄第一操控衬底项目320。存在对衬底的内部区域进行加工的碾磨设备。作为非限制性示例，来自Disco公司(日本东京)的设备可以用于执行所谓的Taiko工艺。在衬底的边缘周围的唇状物可以充分稳健，以允许在无需其它暂时结合衬底620的情况下执行围绕图6和图7中的项目600所描述的加工步骤。 从更一般的意义而言，将Taiko或者类似工艺用于晶片碾磨可以允许在利用或者不用所述各种类型的所结合的操控衬底的情况下制作本发明中的薄的背照式光电二极管器件。图8是最终结构800的示例。金属垫片570可能需要清洁以支持凹凸化。在一些实施例中，在阵列的元件之间可形成多隔离区组合120/220/M0的集合。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区120/220/240可以包括该阵列的每个元件的局部包围。另一组实施例可以描述与图8中所示结构类似、但是包括前照式光电二极管器件的结构。作为描述这样的器件的实施例的主要特征，在与图2的表面211(器件结构的上表面)近邻处，可以在热加工流程恰好结束时施加具有的掺杂剂浓度比背景浓度更浓的第二导电性类型的区域以允许这一区域保持薄浅。在该表面上将无需第一导电性类型的毯式掺杂。然而，可以在该结构的第一半导体层的表面410上施加第一导电性类型的重掺杂层。对于本领域技术人员而言可以明白，为了完成这一类型的前照式结构，可以提供接触所述器件结构上表面上的第二导电性类型区域并且将信号带到该器件结构的下表面的通孔。在一些实施例中，这些通孔的侧壁可以覆盖有绝缘体(电介质)。在更多其它实施例中，可以在通孔内部设置导电层以连接器件表面上的特征。图9的项目900是最终结构的另一示例，其中第一导电性类型的隔离区921 (类似于图2中的区域M0)和第一导电性类型的隔离区922(类似于图2中的区域220)可以接触或者交叠。由于图9中所示结构的接触的区或者交叠的区921和922可能需要更大的热运算或者其它工艺变化，所以在图9中表示为项目931的第二导电性类型区域的特性也可以不同于图2中项目230的第二导电性类型区域的特性。作为非限制性示例，沉积于通孔 560和561内部的膜950可以包括导电层(例如沉积多晶硅层、蒸发的或者溅射的金属层)。 该膜950的沉积于通孔侧壁和衬底表面上的部分可以包括隔离层与导电层的夹层结构。作为非限制性示例，阵列的每一元件可以具有至少一个项目560。另外，也可能在整个阵列上仅设置一个或数个项目561。在一些实施例中，衬底930可以是隔离衬底。在其它实施例中，该衬底930可以由半导体材料(例如硅)制成。类似于图8的情况，在阵列的元件之间可形成有多隔离区组合120/921/922的集合。又一组实施例可以提供完全包围阵列元件的隔离区。或者，隔离区120/921/922可以包括该阵列的每一元件的局部包围。图9描述的又一组实施例可以包括隔离区120、921和922，这些隔离区可以利用第二导电性类型的掺杂剂形成，该第二导电性类型的掺杂剂的极性与衬底110和层210的相反。区域250也可以是第二导电性类型。区域130和931可以利用浓度比衬底110和层 210的浓度更浓的第一导电性类型的掺杂剂形成。在图19的项目1900中示出了描述最终器件结构的又一实施例，其中可以使用第一导电性类型掺杂区与沟槽(这些结构也可以称为通孔)的组合来制成隔离区。在一个实施例中，以图19中的结构1925为轮廓的沟槽在具有膜沈0的半导体层的表面上开始并且穿入半导体整体内部。在另一实施例中，这些沟槽包括阵列表面上的均勻栅格。在又一实施例中，沟槽的侧壁被掺杂有浓度比半导体层210的背景浓度更浓的第一导电性类型的区域1921。作为非限制性示例，沟槽可以如在上述其它实施例中所述那样填充有标准层。作为另一非限制性示例，沟槽1925可以与隔离区922相交。或者，所述结构1925和1921可以穿透表面项目111。另外，它们可以到达半导体层110的表面410。类似于图9的情况， 在阵列的元件之间可以形成有多隔离区组合120/922/1925的集合。一些实施例可以在阵列元件之间提供多个通孔1925。又一组实施例可以提供完全包围阵列元件的隔离区。或者，隔离区120/921/922可以包括该阵列的每一元件的局部包围。图19描述的又一组实施例可以包括隔离区120、922和1921，这些隔离区形成有第二导电性类型的掺杂剂，该第二导电性类型的掺杂剂的极性与衬底110和层210的极性相反。区域250也可以是第二导电性类型。区域130和931可以形成有浓度比衬底110和层 210的浓度更浓的第一导电性类型的掺杂剂。另一组实施例可以描述与图9和图19中所示的结构类似、但是包括前照式光电二极管器件的结构。作为描述这样的器件的实施例的主要特征，在与图2所示表面沈0 (器件结构的上表面)近邻处，可以在热加工流程恰好结束时施加具有的掺杂剂浓度比背景浓度更重的第二导电性类型的区域以允许该区域保持薄浅。在该表面上将无需第一导电性类型的毯式掺杂。然而，可以在该结构的第一半导体层的表面410上施加第一导电性类型的重掺杂层。本领域技术人员清楚，为了完成这一类型的前照式结构，可以提供接触所述器件结构上表面上的第二导电性类型区域并且将信号带到该器件结构的下表面。在一些实施例中，这些通孔的侧壁可以覆盖有绝缘体(电介质)。在更多其它实施例中，可以在通孔内部设置导电层以连接器件表面上的特征。根据形成光电检测器阵列可获得一组可替选实施例，其中，在加工之前对起始材料进行关于操控衬底的结合工艺，以确定光电检测器阵列的元件。这样的起始材料的一些示例可以是硅-绝缘体(SOI)衬底。在这一类型材料的一些版本中，可以η型掺杂、ρ型掺杂或者可以不掺杂的硅层被结合到其上具有氧化物层或者掩埋氧化物层(BOX)的承载(操控)衬底上。在该氧化物层下面是可以由硅、氧化硅或石英或者多种其它材料构成的操控衬底。在一些实施例中，这一类型的结合衬底可以通过例如来自SOITEC公司(法国)的 Smart Cut注入工艺形成；这获得结合在被氧化物覆盖的操控衬底上的薄的硅层或者其它材料层。可替选地，所结合和碾磨或者抛光的硅(或其它材料)_绝缘体衬底也可以包括可接受的起始材料。另外，还具有以下工艺其中，通过在热加工之后注入氧原子以形成绝缘体层来形成掩埋氧化物层。本领域技术人员可以明白，这些起始材料实施例中的任何实施例可以包括用于以下实施例的可接受的起始材料，因此增添在本发明范围内可以想到的实施例种类。参照图10的项目1000，示出了代表来自这一类器件的一个实施例类型的示例。为了获得这一类器件，可以使用上述类型的起始材料。该材料(项目100 可以具有操控衬底1010和绝缘体层1020，该绝缘体层1020隔开且支持最顶层1030。应当注意，此图中的相对尺度和这一类起始材料的其它尺度并非要反映可能尺度。在许多情况下，衬底部件1010 实际上可以是其它部件的许多倍厚。为了易于示范，例如项目1010以其相对尺寸示出。在一些实施例中，这一最顶层可以包括硅。然而可以明白，许多不同材料可以构成层1030，例如有III/V和II/VI半导体层、石墨烯(graphene)层或者可以用来制造光电检测器阵列或者更一般的电磁辐射检测器的其它材料。部件1030例如可以具有顶部硅材料层，其中该层掺杂了第一导电性类型的掺杂剂并且包括大约1微米的厚度。与图2中所示加工类似，顶部硅材料层1030的区域可以具有通过光刻步骤而被去除掩蔽、然后利用第一导电性类型区域1040和第二导电性类型区域1050( 二者的浓度均比层1030的背景浓度更重)掺杂的区域。本领域技术人员可以明白，这些区域的实际性质可以具有广泛多样性，包括例如被形成为刚刚描述的相反类型。然后，利用上述外延加工步骤对这一复合衬底1010/1030进行加工以获得新的整体，即项目1066，其具有被示为项目1060的新的上表面。在进行外延生长之前的顶层的原表面在图10中由虚线表示为项目1065。如先前讨论的那样，在可于1000摄氏度或者更高温度下进行的外延层加工期间，形成于起始层1030中的掺杂剂区会随着加工时间而扩散。 本领域技术人员可以明白，可以有多种用于进行外延工艺的方式。工艺温度、工艺反应物、 气相掺杂剂水平和诸多其它工艺操作选项都限定与本发明技术一致的范围。在一些实施例中，为了继续进行加工，现在可对该器件层的新的上表面1060进行光刻加工以进一步限定隔离区。例如，通过光刻加工，可以形成浓度比层1066的背景浓度更重的第一导电性类型掺杂剂区1070，以与区域项目1040结合。随着进一步加工，在一些实施例中，可以在热加工之下使各种掺杂剂区扩散，以扩散到邻近的器件层1030的区中。 在一些实施例中，可以进行扩散以使顶部特征和底部特征彼此交叠，如在图10于项目1080 处由箭头所示。在一些实施例中，在阵列的元件之间可形成多隔离区组合1040/1070/1080的集合。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区1040/1070/1080 可以包括该阵列的每个元件的局部包围。在一个示例实施例中，然后可对衬底进行毯式注入步骤以形成掺杂区1090。然后可使用热加工以活化已形成于该层中的掺杂剂。在一些实施例中，可以在该活化加工期间形成薄的氧化物膜项目1091。可替选地，可以在后续生长或沉积步骤中形成薄的氧化物膜以形成这样的膜。本领域技术人员可以明白，可能存在多个与此处可能形成的器件的光学需要一致的可接受层，并且可以用与本发明技术一致的方式改变膜的材料、厚度和其它方 在一些实施例中，得到的表面可与新衬底结合，并以在从图5的讨论开始的初始实施例讨论中所述的方式进行加工。然而，对SOI衬底的加工允许有另一组实施例选项。在一些实施例中，由操控部分1010、绝缘体层1020和其上在一些实施例中随后形成的器件构成的所得衬底可被打薄至如特定应用所需的特定总器件厚度。在打薄之后，可以通过用于创建通孔1011和1012的技术来加工所保留的衬底的背层，其中，这些通孔穿透操控衬底1010和绝缘体层1020。作为非限制性示例，阵列的每元件可以有至少一个通孔1012，而每整个阵列有至少一个通孔1011。于是，通过端接特征 1095和1096，通孔可允许形成与初始形成的层的各种掺杂区(例如项目1040和1050)的电连接。任何用于形成穿过衬底接触通孔的标准方法会限定与本发明技术一致的实施例。 另外，举例而言，对通孔的加工被描述为在打薄衬底1010的操控区之后进行。在其它实施例中，可以在对衬底进行打薄步骤之前进行通孔加工。还存在另外的实施例，其中，在打薄之前对通孔进行加工，但是直至在通过各种手段之一打薄了衬底之后才填充该通孔。本领域技术人员可以明白，任何用于限定穿过衬底的、与有源层的接触的方法限定了与本技术一致的实施例。在通孔1011和1012内部沉积导电层1015以提供与半导体区1095和1096 的电连接。在衬底1010为半导体的情况下，该层1015中沉积于通孔侧壁上的部分可以包括绝缘膜和导电膜的夹层结构。在一些实施例中，可以在将会形成接触的半导体区1095和 1096中以对应类型的掺杂剂进行增强扩散或注入。在其它实施例中，可以通过在接触开口形成硅化物来制成欧姆接触。例如，一些实施例可以使用钛沉积工艺。图10所述的又一组实施例可以包括利用第二导电性类型的掺杂剂形成的隔离区 1040和1070，该第二导电性类型掺杂剂的极性与衬底1030和层1066的极性相反。区域 1090也可以是第二导电性类型。区域1050可以利用浓度比衬底1030和层1066的浓度更重的第一导电性类型的掺杂剂形成。在图11的项目1100中示出本技术的其它实施例。在图11中，同样使用在图10相关实施例中讨论的绝缘体类型材料的起始衬底并采用外延加工对其处理。然而可替选地， 在限定各种掺杂区之后对这样的衬底进行的热加工可以更改以在持续时间上明显更短。在这些实施例中的一些实施例中，可以通过创建上表面通孔(其也可以称为沟槽，在图11中被示为项目1110)来形成上表面区1090的连接。在一些实施例中，如图11中所示，该通孔未穿透整个器件加工层1030，而是形成为直到一深度，该深度终止于半导体整体中扩散了掺杂特征1040的区域。作为非限制性示例，通孔1110的侧壁可以掺杂有第一导电性类型的掺杂剂或者覆盖有任何其它导电材料，如在图11中项目1170所示。可以明白，用于在半导体层中形成通孔、然后以创建电连接的方式填充该通孔的各种行业标准方式落入本技术的范围内。可替选地，在通孔的侧壁上的特征1170可以是绝缘材料。另外，通孔1110可以填充有导电材料(例如掺杂多晶硅)或者绝缘材料(例如玻璃或者任何其它绝缘体或者电介质)。作为参ι照，如图11中所示，用于穿过衬底连接到半导体层1030底部的掺杂区或者未掺杂区的实施例与这一实施例一致，因为可能存在如在描述图10的章节中讨论的变化。如本领域技术人员可以明白的那样，在阵列的元件之间可以形成多隔离区组合 1040/1110的集合。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区 1040/1110可以包括该阵列的每一元件的局部包围。图11描述的又一组实施例可以包括利用第二导电性类型的掺杂剂形成的隔离区 1040和1170，该第二导电性类型的掺杂剂的极性与衬底1010和层1066的极性相反。区域 1090也可以是第二导电性类型。区域1050可以利用浓度比衬底1030和层1066的浓度更重的第一导电性类型的掺杂剂形成。
在图12中将与在图11中所示实施例极其相似的可替选实施例示为项目1200。对该实施例的加工可以具有如图11中所述的类似选项；然而，在这一情况下，在器件层1030 的上表面1060中的通孔1210现在完全穿透顶层，例如在掺杂特征1095的底部终止。作为非限制性示例，阵列的每元件可以有至少一个通孔1012，而每整个阵列有至少一个通孔 1011。类似于图11的公开内容，在图12的项目1200中示出的、在阵列的元件之间的隔离可以包括多个沟槽1210。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区1210可以提供阵列的每一元件的局部包围。根据与关于图11-12相关实施例说明而描述的加工类似的加工可得到更多实施例。在图13的项目1300中，可看出这样的可替选实施例，其中，图中所示通孔1310现在穿透整个半导体层1030、穿透绝缘体层1020、然后穿透操控衬底1010，从而产生以与关于特征1095和1096的方式类似的方式，针对器件应用而与特征1395连接的单个特征。作为非限制性示例，可以每阵列提供至少一个特征组合1310/1395。继续参照图14的项目1400，示出了一个示例，该示例代表使用SOI衬底作为起始材料的可替选实施例类型。在涵盖了从图10讨论中得到的实施例的所有多样性的情况下， 在图14中，以与图10的方式类似的方式形成许多特征，并且这些特征在图14中采用类似编号。然而，在图14中呈现的实施例中，热加工被示为以最低水平的高温加工进行。在起始材料中半导体层1430的厚度可以很低。作为非限制性示例，这一厚度可以小于1微米。在硅层1430上表面1465上的区域可以具有通过光刻步骤而去除屏蔽、然后利用第一导电性类型区域1440和第二导电性类型区域1450掺杂的区域。本领域技术人员同样可以明白，这些层的实际性质可以具有广泛多样性，包括例如被形成为与刚才所述相反的掺杂剂类型。然后利用所述外延加工步骤来加工该衬底以获得新的上表面，如项目1460所示。 在进行外延生长之前的顶层的原表面在图中由虚线表示为项目1465。如先前讨论的那样， 在可以于1000摄氏度或更高温度下进行的外延层加工期间，形成到起始层1430中的掺杂剂层会随着加工时间而扩散。本领域技术人员可以明白，可以有用于进行外延工艺的方式。 工艺温度、工艺反应物、气相掺杂剂水平和诸多其它工艺操作选项都限定与本发明技术一致的范围。在一些实施例中，为了继续加工，现在可以对器件层新的上表面进行光刻加工以进一步限定掺杂区。例如，可以通过光刻加工来形成第一导电性类型的掺杂剂区1470以与项目1440对准。然而现在，在此处未进行明显的进一步扩散。在一些实施例中，在半导体层内可以形成上表面接触或者隔离通孔(其也可以称为沟槽)，即项目1450。在一些实施例中，该通孔在未被填充时可以进行掺杂扩散工艺，以沿着该通孔的侧壁且在其长度上创建掺杂区1475。接着，可以重新填充通孔1405，并且从器件的上表面去除用于填充该通孔的材料。作为非限制性示例，填充材料可以是导电填料。另外，填料也可以是绝缘材料。通孔可以创建兼有接触性质和隔离性质的区域，而不是具有相当的热预算来加工这些层。在这一类顶部通孔接触内用于限定其它的实施例的选项旨在涵盖所有先前所述用于进一步加工此类器件的选项(包括使用各类通孔以提供与半导体区1450和1440的电接触，如特征1490和1480所示，或者可替选地例如在图5至图8中讨论的附加结合加工。在一些实施例中，在阵列项目1400的元件之间的隔离可以包括多个通孔(沟槽)1405。又一组实施例可以提供完全包围该阵列的元件的隔离区。可替选地，隔离区1405 可以包括该阵列的每一元件的局部包围。在与图14有关的其它实施例中，可以不提供上表面接触或者隔离通孔，这可能导致该结构的串扰增加，但是仍然可用于某些应用。图14描述的又一组实施例可以包括利用第二导电性类型的掺杂剂形成的区域 1440、1470、1475和1090，该第二导电性类型的掺杂剂的极性与衬底1430的极性相反。区域1450可以利用浓度比衬底1430的浓度更重的第一导电性类型掺杂剂形成。在这些材料以隔离类型为主的实施例中，在根据对起始材料的讨论得到的示例中，起始材料具有上半导体层厚度(其以大致1微米型厚度示出，以作参考)。如先前讨论的那样，可存在本领域技术人员清楚的与起始SOI材料的特性有关的多个实施例。作为具体参照，为了提供对根据本发明技术得到的实施例的附加描述，当半导体层比近似1微米明显更薄时可以得到附加实施例。在一些实施例中，其可以为大约200埃厚。根据该起始材料可得到的所得器件可以与上述器件共享明显的结构类似性；然而，通过以更薄的衬底开始，可以明白，在外延沉积之前注入到顶层中的初始掺杂剂区可以最初被局部化为距离衬底的隔离(BOX)层1020近得多。在一些实施例中，这里所述的热扩散工艺的性质在这样的局部化之下可具有益处。另外，取决于该初始半导体层中不同掺杂区的数目，可以通过使用扩散更慢的掺杂剂品种和更少的热加工次数得到可以有局部化掺杂剂特征不同实施例。在可以根据该加工得到的实施例类型的示例中，图15的项目1500示出了复合光电二极管阵列器件的示例性图示。在该复合器件中，光电二极管以及其它有源和无源器件均可以共用同一硅器件层。在图15中示出一示例，在该示例中，起始的硅-绝缘体晶片具有薄的上硅层1530，该上硅层具有第一导电性类型的掺杂剂和上表面1565。在初始光刻步骤中，可以限定标准光电二极管区1050和隔离特征——区域1040。举例而言，区域1040的掺杂剂可以为第一导电性类型并且可例如包括磷。另外，项目1050的掺杂剂品种可以为第二导电性类型并且可例如包括硼。这两个特征均将在热加工期间相对快地扩散。然而，项目1570、1571和1572示出这里所述类型的复合器件示例的部分。项目1570和1571可以包括第一导电性类型的区域，而项目1572可以包括第二导电性类型的区域。作为非限制性示例，这些特征可以包括一类横向NPN器件且可以布置于同一硅层1530中。作为参照，用来形成该器件的品种可以包括用于特征1570和1571的砷以及例如用于特征1572的锑。这些特征在后续热加工之下会扩散更少。在该特征中包含的发明技术包括使用这些加工实施例以允许向初始层中限定多个器件类型。作为非限制性示例，可存在于这些层中的器件的类型可以包括各类晶体管(双极的、JFET、M0SFET等)、变容器、电阻器和可以从半导体层中的掺杂区形成的多样化器件。在又一实施例中，可以使用不同的外延层以创建结构相同的不同部分；例如，通过将具有相反或相同极性掺杂剂的功能不同的区域放置到不同外延层中，可以创建具有内部放大的器件。通过这样的方式，例如可以创建包括雪崩光电二极管或所谓硅光电倍增器作为阵列元件的光电检测器阵列。下文将讨论一种以雪崩光电二极管为阵列的光敏元件的可能结构。根据可以重复外延生长工艺这一情况，可得到另一组实施例。在图15的示例中，可以看出半导体层1531和1532示出两个外延台阶。中间层1531可以具有以虚线1566示出的临时上表面。最终的上半导体层1532具有上表面1567。从更一般的意义而言，可以明白，在外延生长步骤的加工之间可以重复多个工艺步骤。通过这种方式，可以执行对器件层的三维加工。作为示例，在图15中，在中间半导体层1531的临时表面1566上可形成第一导电性类型的区域1541和第二导电性类型的区域1551。这些区域可以改进背照式光电二极管的噪声特性以及对通过光的吸收而产生的非均衡载流子的收集。第一导电性类型的区域1070可以执行与先前在图10中所述相同的导电和隔离功能。在一些实施例中，这些区域可以如特征1080所示与向上扩散区1541交叠。在其它实施例中，分别与在图11 和图12中的特征1110和1210中所示类似，通孔(沟槽)或者它们与扩散区的组合可以用于创建隔离结构。在另一组实施例中，在阵列的元件之间的隔离区可以包括多组合如 1040/1541/1070/1080或者多隔离沟槽的集合。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区可以包括该阵列的每一元件的局部包围。在一些实施例中，该多外延加工可以用来降低使隔离区1040和1070彼此汇合而所需的总热加工。在其它实施例中，可以使用隔离结构如通孔1110或1210而不是区域 1070。在更多实施例中，多外延加工可以允许将不同特征置于竖直结构中的不同位置。在非限制性示例中，可以保留非常底部的半导体层用于各种有源和无源器件如晶体管和电阻器。然后，具有多外延加工的进一步加工可以允许在该器件层顶部形成光电检测器元件。有源器件特征可以与光电检测器元件成排，然后对于在光电检测器元件中可能接收的信号做出电响应。通过形成以项目1011、1012和1513所示的通孔可以完成图15中的结构。尽管前两个通孔(1011和101 用于接触光电二极管的区域，但是通孔1513被设计用来接触在半导体层1530内与光电二极管集成的有源器件的区域1570。在不同实施例中，可以提供与复合器件的其它区域的接触。在又一实施例中，图15中的每一通孔可在侧壁上具有绝缘膜1521。在每一个通孔中可以沉积导电膜1522以提供与半导体层1530的相应区域的电接触。如先前所述，特征 1095和1096用于建立与半导体区的良好电(或者欧姆)接触。衬底1010的表面可以覆盖有绝缘膜1525。该膜可以包括电介质材料并且可以在组成上与特征1521不同。在又一实施例中，如在上述其它实施例中所述，可以在加工接触垫片570之前用填料填充通孔1011、 1012和1513并且使其平坦化。另一组实施例可以描述通过围绕图15的讨论而概述结构，但是该结构包括前照式光电检测器器件。本领域技术人员清楚，对于前照式结构，导电性类型相反的某些层可以互换，或者使用强有力的多外延层沉积工具来以别的方式修改。可以形成与在器件结构的光入射表面上的掺杂区接触的通孔以将信号传到器件结构的下表面。在一些实施例中，这些通孔的侧壁可以覆盖绝缘体(电介质)。在更多其它实施例中，可以在通孔内部设置导电层以连接器件表面上的特征。利用对包括不同外延层(在这些外延层中具有各种掺杂区)的实施例的以上讨论，继续参照图25的项目2500。在一些实施例中，图25的结构可以形成于与项目1002类似的SOI晶片上。在另一实施例中，两个外延层1531和1532可以用来形成该结构。在又一实施例中，在第二外延层的表面1566上可以形成第一导电性类型的掺杂区2505和第二导电性类型的掺杂区1551，该第二外延层邻近上表面1567。在热处理时，掺杂区2505和 1551在第一外延层1531和第二外延层1532内扩张。本领域技术人员清楚，外延生长层的数目可以大于如图25所示的两个。也应该清楚，在一些实施例中，在每一外延层内可形成更多不同掺杂区。在与图25有关的另一组实施例中，可以自上表面1567在外延层1532内部蚀刻出通孔(沟槽)2570。在一些实施例中，这些通孔可以穿透表面1566并且可以甚至到达绝缘体层1020。在其它实施例中，通孔的侧壁可以掺杂有第一导电性类型或者第二导电性类型的掺杂剂2575。在其它实施例中，这些侧壁可以覆盖有绝缘体材料层。在又一实施例中，通孔可以如在本发明的其它实施例中所述那样由业内使用的任何材料回填。图25描述的又一组实施例包括蚀刻穿过操控/支持衬底1010、绝缘体层1020、层 1530和1531以及掺杂区2505的一部分的通孔1511。在一些实施例中，这些通孔可以穿透硅层的多个掺杂区，从而将它们彼此连接。在又一实施例中，通孔2511可以在层1525上面没有接触部和垫片570。在其它实施例中，通孔2511的侧壁可以覆盖有绝缘体1521和导电层1522。在又一实施例中，可能要求区域2595改进与掺杂区2505的欧姆接触。又一组实施例包括形成于与支持衬底结合的半导体晶片上的图25所示结构。在这一情况下，图25的项目1010可以包括由半导体、陶瓷、绝缘体或者业内已知任何其它材料制成的支持衬底。在一些实施例中，该器件可以形成于具有生长的外延层的半导体衬底上，但是不会使用所结合的支持/操控衬底如图25中的项目1010。在这一情况下，将无需绝缘体层1020或者其它粘合层。继续参照图16的项目1600，示出了用于光电二极管阵列的系列实施例，这些实施例使用参照图3描述的工艺版本。可以使用浮区工艺来制成半导体材料110并且可以打薄至与虚线370所示水平不同的水平，例如打薄至未暴露掺杂区120和130的某一新的水平。在这一情况下的半导体层可以保持足够厚，并且不需要第二衬底结合步骤用于进一步加工。可替选地，可以通过使用先前描述的TAIKO工艺进行打薄步骤。为求一般性，可以存在包括本发明技术内的可接受范围的多种本领域已知手段。在半导体打薄之后的新的表面被示为项目1615。使用反应离子蚀刻或者业内已知的其它技术，可在半导体衬底中制作通孔1611和1612以到达掺杂区。在一些实施例中，通孔的侧壁可以覆盖有电介质膜1621。半导体层的表面1615覆盖有类似的或者不同的电介质膜1625。导电膜1631沉积于通孔内部以接触掺杂区120和130。继续进行该加工，沉积接触垫片570，继而拆卸操控衬底320。作为非限制性示例，利用掺杂剂扩散或者通孔(沟槽)，可制成图16所述实施例中的隔离结构。可以类似地将扩散区与通孔的组合应用于图 11和图12中所示实施例。在另一组实施例中，在阵列的元件之间的隔离区可以包括多扩散区或者多隔离沟槽的集合。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区可以包括该阵列的每一元件的局部包围。在又一实施例中，可以创建图16中所示结构作为参照图2所述工艺的版本。然而，如果在制成通孔1611和1612之前采用TAIKO或者另一类似工艺以自表面1615打薄半导体材料，则可以无需操控衬底320。在这一实施例中，半导体层可以具有在外延生长层 210中创建的、该器件的有源部分(光电二极管结)，并且极其顶部的光入射表面可以具有顶部膜260，该膜是均勻度高的电介质膜。在这些实施例中的一些实施例中，可以无需保护层270 (该保护层具有使用可结合膜310来附接的操控衬底320)。继续参照图17，使用本发明的结合创新而得到光电检测器阵列的另一系列实施例被示为项目1700。根据未使用外延沉积的结合，可以得到一种具有与先前所述流程类似的结构和特性的器件。从标准浮区半导体晶片1710 (该晶片在非限制性示例中可以具有电阻率约为500 欧姆厘米的第一导电性类型的掺杂)开始，可以在由标准光刻步骤限定的区域中掺杂为起始材料的第一表面1711。可以分别使用第一导电性类型的掺杂和第二导电性类型的掺杂通过这些光刻步骤形成特征1720和1740。例如，但不限于此，可通过将大量的磷注入到硅晶片衬底的未掩蔽区中来形成项目1702。随后，作为非限制性示例，可以将硼注入到不同的未掩蔽区1740中。通过在1100摄氏度左右的温度下长时间热扩散，区域可以扩散到硅的整体中。在一些实施例中，可以进行对先前限定的区域1745和1746中的第二组注入步骤，以重新建立高水平掺杂剂以保证良好的接触电阻。在其它实施例中，可以在以后步骤期间对特征1745和1746进行加工。在热扩散过程期间，在一些实施例中，在η型掺杂区中可能会以比在其它区域中更高的速率出现氧化。在掺杂区1740和1720已经扩散且以别的方式建立之后，接着可以对第一表面1711执行结合步骤。可以使用多种业内标准结合工艺将操控衬底附着到其中已进行扩散的半导体晶片1710。该第一操控衬底的材料可以是半导体或者绝缘体材料，并且在非限制性示例中，可以使用硅衬底。由于在该实施例类型中会使用高温且长时间的进一步热加工，所以结合工艺可例如包括利用了压力的持久结合工艺和精确的化学清洁工艺。 可替选地，可以应用所谓阳极结合工艺或者任何其它结合工艺。在这些实施例中的一些实施例中，这样的工艺可能需要很平坦的表面，并且可能需要对由前述差别氧化而引起的表面形貌的平坦化。 然后，与第一操控衬底的表面1711结合的半导体晶片1710被从另一侧进行打薄， 这建立半导体器件有源层1710的第二表面1712。第一导电性类型的区域1721从表面1712 沉积于半导体层1710中。这些区域1721可以与在半导体层1710的第一表面1711上的区域1720联合。在这一步骤之后可以进行高温加工以将扩散1720和1721驱使到半导体整体中并且可能使它们交叠。在半导体层的表面1712上，进行第一导电性类型掺杂剂的毯式沉积1750。这可以在均勻电介质膜1760的掺杂剂活化和建立之后。为了继续建立图17中所示结构的工艺，将第二操控衬底附接到半导体层表面 1712。这可能需要与图2和图3的膜270和310类似的中间层。在一些实施例中，该第二操控衬底可以是电介质或者例如玻璃。此时，可以采用业内已知的技术来去除第一操控衬底。作为非限制性示例，可由图4至图8示出进一步加工以完成图17中所示结构。可以用掺杂剂扩散或者通孔(沟槽)创建通过图17所示特征1720和1721描述的实施例中的隔离结构。可以分别与图11-12中的特征1110/1040和1210所示类似地应用扩散区与通孔的组合。在一些实施例中，在阵列的元件之间的隔离区可以包括多组合(如 1720/1721)或者多隔离区的集合。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区可以包括该阵列的每一元件的局部包围。最终结构以可能为半导体或绝缘材料的支持衬底1730为特征。绝缘和粘合层1755可以包括一个、两个或者更多膜。在一些实施例中，这些模块可以是电介质、例如玻璃。可以创建通孔1761和1762以打开与半导体器件的区域1745和1746的接触。在一些实施例中，导电层1765可以沉积于通孔内部以建立与区域1745和1746的接触。在又一实施例中，通孔的侧壁可以在导电层1765沉积之前被覆盖以绝缘体膜。通孔可以由标准填充材料回填。可以应用任何已知的业内技术来制成接触垫片1770。可以有与阵列的每一有源区1740接触的至少一个通孔1762，但不限于此。另外，每阵列也可以有至少一个与隔离结构1720接触的通孔1761。图17描述的又一组实施例可以包括利用第二导电性类型的掺杂剂形成的隔离区 1720和1721，该第二导电性类型的掺杂剂的极性与衬底1710的极性相反。区域1750也可以是第二导电性类型。区域1740可以利用浓度比衬底1710的浓度更重的第一导电性类型的掺杂剂形成。根据基于作为起始材料的整体晶片的加工可以得到又一组实施例，其中无需外延沉积。在这样的实施例之一中，图18的项目1800示出了可以将半导体器件层1710与持久结合的半导体支持衬底1830组合的结构。结合膜1855可以包括用于在两个半导体衬底 1710与1830之间建立可靠结合而所需的任何粘合层。在一些实施例中，这一膜1855可以是绝缘的；可替选地，它可以包括绝缘层与导电层的组合。可以例如通过反应离子蚀刻技术建立通孔(沟槽)1861和1862以打开半导体区1745和1746。在一些实施例中，通孔的侧壁可以覆盖有隔离材料(电介质)1867。支持衬底1830的表面1831可以覆盖有不同绝缘层1866。在又一实施例中，通孔覆盖有导电层1865。在一些实施例中，可以使用业内已知技术(其中一些技术已于上文进行描述)来创建这些膜(层)1865、1866和1867。通孔可以填充有填充材料。在一些实施例中，可以形成被示为1870的结合垫片以允许与下游电子器件结合。 在又一实施例中，可以将上金属层1865图案化并且用于结合目的。阵列的每一有源区1740 可以有至少一个通孔1862与其接触，但不限于此。每阵列也可以有至少一个通孔1861接触隔离结构1720。在图18中所示阵列的元件之间的隔离区可以包括多组合如1720/1721 或者多隔离特征的集合。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地， 隔离区可以包括该阵列的每一元件的局部包围。

参照图20，可以描述基于具有内部放大的结构的另一组实施例。这样的结构包括能够在吸收光量子时倍增信号的器件。例如，可以在一个实施例中讨论作为光敏像素的雪崩光电二极管结构。在又一实施例中，阵列的每一光敏元件可以包含单个盖革雪崩光电二极管。在又一实施例中，并联连接且各自以盖革模式工作的多个雪崩光电二极管的阵列可以构成阵列的单个光敏元件。在这后一种情况下，在表示光敏阵列每一元件的结构时可以使用术语“硅光电倍增器”。图20中项目2000的结构可以包括为第一导电性类型且具有第一表面和第二表面的半导体层2010，该第一表面覆盖有绝缘体(电介质)膜2055而第二表面覆盖有绝缘体 (电介质)膜2060。在一些实施例中，膜2055和2066可以由相同材料制成。在一些实施例中，结构2020和2021可以包括由浓度比半导体层2010的背景浓度更重的第一导电性类型的掺杂剂掺杂的隔离区。作为非限制性示例，区域2020和2021可以在半导体整体中交叠。在其它实施例中，类似于在上述多个实施例中已经描述的那样，可以建立具有通孔(沟槽)或者区域2020与通孔的组合的隔离区。在又一实施例中，可以使用浓度通常比层2010的背景浓度重得多的第一导电性类型的掺杂剂、靠近半导体层2010的第二表面创建毯式掺杂2050。作为非限制性示例，区域2050、2021和2020的掺杂剂浓度可以高于 IO16CnT3。可以使用浓度通常比层2010的背景浓度重得多的第二导电性类型的掺杂剂来创建掺杂区2040。作为非限制性示例，区域2040的掺杂剂浓度可以高于1017cnT3。可以使用浓度比半导体层2010的背景浓度更重、但是比区域2040的浓度更低的第一导电性类型的掺杂剂来创建掺杂区2080。在一些实施例中，这一浓度的目标可以在于提供借助于在某一操作偏置电压下的光吸收而产生的非均衡载流子的雪崩倍增。作为非限制性示例，区域2080的掺杂剂浓度可以高于1015cnT3。在一些实施例中，区域2080和2040可以如在图20中所示那样交叠。在其它实施例中，区域2080和2050可以未交叠，并且它们的边缘之间的间距在不同结构中可以极其不同，从近似1微米那样小直至200微米或者甚至更大。该范围的宽度可以通过使用在作为指导的工作波长下的最优吸收的要求来选择。在又一实施例中，在支持衬底2030和绝缘膜2055中创建通孔2061和2062。半导体层2010的掺杂区通过这些通孔接触。支持衬底2030可以由半导体材料或者绝缘体(电介质)制成。作为非限制性示例，项目2030的材料可以是硅。在又一实施例中，整个结构可以包括硅-绝缘体晶片，并且可以用与关于上述实施例的讨论类似的方式对其加工。在又一实施例中，通孔的侧壁可以覆盖有绝缘体材料或者电介质2067。在其它实施例中，包括掺杂多晶硅或金属的导电层2065可以在后来沉积于通孔内部以及绝缘膜 2067和2066上面。绝缘膜2066可以覆盖支持衬底2030的上表面2031并且可以由与绝缘膜2067不同的材料制成。本领域技术人员应当清楚，任何适当方法可以用来在衬底2030中创建通孔2061和2062，而无论该衬底是绝缘体(电介质)还是半导体。在一些实施例中， 可以形成结合垫片2070用于允许与下游电子器件结合。在不同实施例中，可以使用在上述多个实施例中描述的几乎任何方法来制造图20 中所示结构。例如在一些实施例中，起始材料可以包括与半导体支持衬底(或者在一些特定示例中为硅衬底)结合的半导体层。在又一实施例中，与任一种支持衬底(半导体或者绝缘体)结合的整体半导体晶片可以用于加工该结构。在多个实施例中，可以通过在半导体层上面生长外延层并且相应地对不同外延层进行图案化来加工图20的结构。在更多其它实施例中，可以如在上述多个实施例中所述使用和加工整体半导体层，在这一情况下，可以无需外延层生长。可以针对如下结构得到又一组实施例，在该结构中，由用于阵列中每一元件的隔离区2020/2021包围的有源区由并联连接的多个微元件组成。作为非限制性示例，各微元件可以具有与整个有源元件2040/2080的结构类似的结构。换而言之，各微元件可以视为具有区域2040和2080的有源像素，但是这些区域的尺度可以比在图20中所述元件的尺度小得多。阵列中单个元件的所有微元件的该类型有源像素2040/2080可以通过特殊结构而彼此光学隔离。在一些实施例中，这些隔离结构可以是在半导体层2010的第二表面(可以是光接收表面)上的微元件之间蚀刻的相当浅的沟槽。来自阵列中每一单个元件的微元件可以并联电连接。
可以根据以下结构得到又一组实施例，在该结构中，光电检测器阵列的每一元件可以包括类型与上文讨论的类型不同的微元件的阵列。例如，各微元件可以是NPN或JFET 或者其它类型的晶体管，其中，阵列中每一单个元件的所有微晶体管并联连接。对于本领域技术人员，可以根据在上文和图20中描述的结构得到多个其它实施例。 在一些实施例中，在图20中所示阵列的元件之间的隔离区可以包括从器件结构的上表面穿透的多组合(如2020/2021)或多隔离通孔(沟槽)的集合，与在上述不同实施例中讨论的组合或者隔离通孔(沟槽)类似。又一组实施例可以提供完全包围阵列元件的隔离区。可替选地，隔离区可以包括该阵列的每一元件的局部包围。继续参照图21的项目2100，现在可以基于前照式结构得到又一组实施例。为了获得这一类器件，可以使用诸如半导体_绝缘体衬底这样的起始材料。该起始材料可以类似于在上述其它实施例中描述的起始材料。这一材料(项目2102)可以具有操控衬底1010和绝缘体层1020，该绝缘体层分离且支持最顶层1030。表面项2161分隔半导体层1030和绝缘体层1020。然而，层1030的底部(其与表面2161邻近)可以包括更高的掺杂剂浓度，导电性类型与层1030的主体相同。可以有多种用于创建该起始材料结构的方式。作为非限制性示例，低掺杂剂浓度的层1030可以沉积或者生长于高掺杂剂浓度的层2190上面。层 1030的上表面由虚线表示，即项目2165。在一些实施例中，该最顶层可以包括硅，其中，该层已掺杂有第一导电性类型的掺杂剂并且包括近似1微米的厚度。采用与图10中所示加工类似的方式，顶部硅材料层1030的区域可以具有通过光刻步骤而去除掩蔽、然后以第一导电性类型的区域2140(其浓度比层1030的背景浓度更重)掺杂的区域。然后，可以如在上述实施例中讨论的那样用外延加工步骤来加工具有层2190的该复合衬底1010/1030，以获得新的主体，即项目2110，其具有被示为项目2160的新的上表面。如先前讨论的那样，在可以于1000摄氏度或者更高温度下进行的外延层加工期间，形成至起始层1030中的掺杂剂区会随着加工时间而扩散。本领域技术人员可以明白，可以有多种用于进行外延工艺的方式。在一些实施例中，为了继续加工，器件层的新的上表面2160现在可以进行光刻加工以进一步限定隔离区2170。例如，可以通过光刻加工来形成浓度比层2110的背景浓度更重的第一导电性类型的掺杂剂区2170以与区域项2140联合。随着进一步加工，在一些实施例中，各掺杂剂区可以在热加工下扩散以扩散到器件层1030中相邻的区中。在一些实施例中，可以进行扩散以使顶部和底部隔离特征相互交叠，如在图21中项目2180的箭头所示。在图21中所示阵列的元件之间的隔离区可以包括与从器件结构的上表面2160穿透的多个组合如2140/2170/2180或者多个隔离通孔(沟槽)的集合，与上述不同实施例中讨论的组合或者隔离通孔(沟槽)类似。又一组实施例可以提供完全包围阵列元件的隔离区。 可替选地，隔离区可以包括该阵列的每一元件的局部包围。在一个示例实施例中，可以对上表面2160进行图案化并且可以形成第二导电性类型的正极/负极区2150，而浓度比项目2110的背景浓度更重。然后可以使用热加工来活化掺杂剂。在一些实施例中，可以在该活化加工期间形成薄的氧化物膜项目2191。可替选地，可以在后续的生长或者沉积步骤中形成薄氧化物膜以形成这样的膜。本领域技术人员可以明白，可能有多个与这里可能形成的器件的光学需要一致的可接受层，并且可以采用与本发明技术一致的方式改变膜的材料、厚度和其它方面。
在一些实施例中，通孔2112可以蚀刻穿过层2110、1030、1020并且穿透至进入衬底层1010的某一深度。通孔2112的侧壁可以覆盖有绝缘体膜2121。在一个实施例中，导电膜2122可以沉积于绝缘体2121之上。在又一实施例中，通孔可以填充有导电填料2121a。 作为非限制示例，掺杂的多晶硅可以用作填料。导电膜2122和填料2112a均可以通过绝缘膜2191中的开口接触掺杂区2150。阵列的每单元可以有至少一个通孔2112。在一些实施例中，可以将所得表面暂时与新的操控衬底结合，并且采用在从图5 开始的初始实施例讨论中描述的或者利用图10的讨论概括的方式加以加工。在一些实施例中，由操控部分1010、绝缘体层1020以及在一些实施例中后来形成于其上的器件构成的所得衬底可以被打薄至关于特定应用所需的特定总器件厚度。在打薄期间，通孔2112被截短，暴露导电填料和导电膜2122。本领域技术人员可以明白，也可以在打薄衬底之后形成通孔 2112。在打薄之后，可以通过用于建立通孔1011的技术来加工所保留的衬底的背层，该通孔穿透操控衬底1010和绝缘体层1020。作为非限制示例，每个整体阵列可以有至少一个通孔1011。于是，通过端接特征1095，通孔1011可以允许与初始形成的层的掺杂区(例如项目2140和2190)的电连接。本领域技术人员也可以明白，采用与关于通孔2112描述的方式等效的方式，也可以同时将通孔1011形成为穿过整个衬底和其上形成的层。形成穿过衬底的接触通孔的任何标准方法将限定与本发明技术一致的实施例。此外，作为示例，对通孔的加工被描述为在衬底1010的操控区打薄之后进行。在其它实施例中，可在衬底进行打薄步骤之前进行通孔加工。还可能有其它更多实施例，其中，在打薄之前对通孔进行加工，但是直至通过各种手段之一打薄了衬底之后才填充通孔。本领域技术人员可以明白，任何用于限定穿过衬底与有源层接触的方法限定与本技术一致的实施例。导电层2123可以沉积于侧壁上以及通孔1011内部，以提供与半导体区1095的电连接。在衬底1010为半导体的情况下，绝缘层2124可以在导电膜2123沉积之前沉积于通孔的侧壁上。在一些实施例中，通孔1011可以填充有标准填料，该标准填料可以是导电材料或者非导电材料。整个结构的下表面可以覆盖有绝缘体膜2192，然后与采用业内任何已知方法形成的适当开孔且结合的垫片570接触。根据与图21中所示结构类似、但是无支持衬底1010的结构可以得到又一组实施例。在这一情况的一些实施例中，复合半导体层1030/2190可以厚到足以支持器件的整体完整性。作为非限制示例，层1030/2190的总厚度可以小于150微米。在其它实施例中，这一厚度可以大于150微米。图21描述的又一组实施例可以包括利用第二导电性类型的掺杂剂形成的隔离区 2140和2170，该第二导电性类型的掺杂剂的极性与衬底1030和层2110的极性相反。区域 2190也可以是第二导电性类型。区域2150可以利用浓度比层2110的浓度更重的第一导电性类型的掺杂剂形成。在多个其它实施例中，可基于在上述不同实施例中概述的基本特征并且使用与图 21中所述相同或类似的方式描述薄光敏器件。上文中概述了这些结构中的一些结构，但是本领域技术人员清楚，基于这里讨论的主要构思，可以设计其它实 施例且将其视为本发明的一部分。图22的项目2200是指出如何可以从背照式阵列的光进入侧观看最终结构的非限制示例。区域240将光电检测器阵列的元件彼此隔离，从而形成等尺寸矩形元件的阵列。这样的阵列可以是线性阵列或者二维阵列。在其它实施例中，像素的形状可以是方形或者不同的多边形。在更多实施例中，像素的形状可以具有圆化拐角，或者具有弯曲的边，例如限定圆形、椭圆形或者与这些类似的特征。在更多其它实施例中，阵列元件的尺寸未必相等。 区域210包括阵列元件的有源区，其中，入射光量子由半导体吸收并转换成非均衡载流子。如这里已经提到的那样可以从具有结合层或者具有外延生长的衬底构建的光电检测器阵列的各种实施例，可以组装到利用光电检测器阵列的子系统中，因而建立本发明的新的实施例。在本发明的这一类实施例中，一种用于医学成像或者其它应用的成像系统包括辐射敏感检测器，该检测器具有像素化的闪烁物阵列，该阵列被光学耦合到像素隔离的半导体光敏器件。在半导体光电检测器阵列中的多个隔离像素(其中，已通过这里描述的实施例之一形成像素阵列)通过直接接触预放大器或者经由穿过支持衬底的路径来连接到读出电子器件。可以在像素隔离的主光电检测器阵列的任一侧上设置与读出电子器件的连接。作为非限制示例，支持衬底可以是陶瓷材料、半导体或者本领域其它已知材料。作为这样的实施例的示例，图24的项目2400描绘了上述实施例之一的光电二极管阵列2402。在一些实施例中，可以在包括第一导电性类型的半导体层2410和导电性相同的外延生长层2450的衬底中形成阵列。项目2411示出了半导体层2410的表面，在该表面上生长了外延层2450。在一些实施例中，第二导电性类型的掺杂区2430在外延层2450和半导体层2410内散播。如在上述多个实施例中已经描述的那样，在一些实施例中，隔离区 2420可以是第一导电性类型的掺杂区，在其它实施例中，它们可以是掺杂区与通孔(沟槽) 的组合。在一些实施例中，这些隔离区2420可以跨越半导体层2410和外延层2450。在第一支持衬底2406和绝缘体层2405中制成的通孔2407允许阵列2402的各像素与下游电子器件电连接。在一些实施例中，阵列2402的多个像素经过金属垫片2491、2492和导电块 2490接触第二支持衬底2495上的预放大器2496。如在先前段落中所言，第二支持衬底可以是陶瓷材料、半导体或者本领域其它已知材料。在一些实施例中，层2450的上表面2412 可以与闪烁物材料2480结合。在其它实施例中，粘合材料2481可以用于结合目的。根据本发明技术可导出另一实施例，其中，主光电检测器的被隔离像素单独连接到成像系统中读出电子器件的输入节点。在像素之间的隔离区可以连接到读出电子器件的不同电极。 根据本发明的另一实施例，半导体阵列的隔离的像素通过直接接触预放大器或者经由穿过支持衬底的路由而单独连接到读出电子器件。根据形成的有源器件层包括用于在所产生的器件的器件层内形成预放大器电路的各种有源和无源部件的实施例中，可得出与预放大器的直接接触。在这些实施例中的一些实施例中，作为成像系统一部分的光电检测器的各隔离像素可能包含集成的预放大器。本发明的又一实施例指出，在诸如计算断层分析(CT)、正电子发射断层分析 (PET)、单光子发射计算断层分析(SPECT)、光学断层分析(OT)、光学相干断层分析(OCT)等应用中使用本文所述实施例的主光电检测器阵列和集成了所述主光电检测器阵列的整个检测器系统。在这里公开的各种实施例中，尽管通常在阵列中具体示出了每一实施例的单个二极管，但是可在一纬或二纬复制这样的二极管结构。仅举例而言，参照图2，所示二极管结构的右侧区域240、220和120是位于该所示二极管结构右侧的相同二极管结构的相应左侧区域。同样参照图2，作为示例，在阵列中，区域130、230和210散布于区域240、220和120 的阵列内。本领 域技术人员可以明白，尽管采用所标识的具体掺杂剂类型描述了某些实施例，但是可以实现如下器件，其中可以在本发明的范围内使用不同极性的掺杂剂类型品种和衬底特性。尽管已结合具体实施例描述本发明，但是不言而喻，鉴于前文所述，本领域技术人员可以明白许多替代方式、修改和变化。因而本描述旨在涵盖落入本发明的精神实质和范围内的所有这样的替代方式、修改和变化。
权利要求
1.一种光电二极管，包括具有上表面、下表面和侧表面的第一导电性类型的半导体有源区；在所述半导体有源区的上表面上的第一半导体层，该第一半导体层为所述第一导电性类型且相比该半导体的掺杂更重；浓度比所述半导体的浓度更重的所述第一导电性类型的第一多个区域，其在所述半导体有源区的上表面上形成栅格；第二导电性类型的多个区域，其散布于所述第一导电性类型的所述第一多个区域内、 但未接触所述第一半导体层；在所述半导体有源区的所述下表面上的所述第一导电性类型的第二多个区域，具有比所述半导体的浓度更重的浓度并且与所述第一导电性类型的所述第一多个区域对准；衬底层，与所述第二导电性类型的所述多个区域和所述第一导电性类型的所述第二多个区域结合；第一金属区，穿过所述衬底层与所述第一导电性类型的所述第二多个区域电接触；以及第二金属区，穿过所述衬底层与所述第二导电性类型的所述多个区域电接触。
2.一种光电二极管阵列，包括多个光电二极管，每个光电二极管如权利要求1所述，所述光电二极管被设置成形成二维光电二极管阵列。
3.根据权利要求1所述的光电二极管器件其中，在所述第一半导体层与所述第二导电性类型的所述多个区域之间的区域包括外延半导体。
4.一种光电二极管，包括第一导电性类型的半导体区，具有形成于光电二极管内且构成该光电二极管的正极区和负极区；其中，在所述正极与负极之间的半导体区包括外延半导体；其中，所述正极和负极中的至少一个在所述外延半导体层内部以及该外延半导体层外部均延伸；并且所述半导体区的周界至少部分地包括隔离区，其中，所述隔离区从所述负极区跨越到至少所述正极区，但未必完全包围所述负极区或者所述正极区。
5.根据权利要求4所述的光电二极管其中，所述正极区和负极区中每一个的至少一部分相对于光子入射的水平表面而关于彼此竖直定位。
6.根据权利要求4所述的光电二极管其中，在所述外延半导体层内部以及在该外延半导体层外部延伸的所述正极区或者负极区为第一导电性类型，沿着所述外延半导体层与在所述外延半导体层外部的所述区域的界面而与第二导电性类型的相邻区邻接。
7.一种光电二极管阵列，包括多个光电二极管，每个光电二极管如权利要求4所述，所述光电二极管被设置成形成二维光电二极管阵列。
8. 一种背照式光电二极管阵列，包括半导体衬底，其具有第一类型的导电性，具有第一浓度并且具有第一表面和第二表外延生长层，其具有所述第一类型的导电性，具有第二浓度，在所述第一表面上并且延伸至第三表面；第一导电性类型的多个第一区域，具有比所述外延层和半导体衬底的浓度更重的浓度，并且从所述外延层的第三表面延伸到所述外延层内部；第一导电性类型的多个第二区域，具有比所述外延层和半导体衬底的浓度更重的浓度，并且从所述半导体衬底的第一表面延伸到所述衬底和外延层这二者内部；第二导电性类型的多个被隔离区，散布于所述第一导电性类型的所述第二区域内，并且从所述半导体衬底的所述第一表面延伸到该衬底和外延层内部，但未到达所述第三表具有比所述外延层的浓度更重的浓度的第一导电性类型的区域，在所述外延层的第三表面上；以及穿过通向所述半导体衬底的至少一部分的通孔、与第二导电性类型的所述区域之一的至少单个电接触。
9.一种前照式光电二极管阵列，包括半导体衬底，具有第一类型的导电性，具有第一浓度并且具有第一表面和第二表面；外延生长层，具有所述第一类型的导电性，具有第二浓度，在所述第一表面上并且延伸到第三表面；第一导电性类型的多个第一区域，具有比所述第一和第二浓度更重的浓度、从所述外延层的所述第三表面延伸到所述外延层内部；第一导电性类型的多个第二区域，具有比所述第一浓度和第二浓度更重的浓度、从所述半导体衬底的所述第一表面延伸至所述外延层和半导体衬底内部；第二导电性类型的多个被隔离区，散布于所述第一导电性类型的所述第一区域内并且从所述外延层的所述第三表面延伸至所述外延层内部；在所述半导体衬底内的具有所述第一类型的导电性的层，具有比所述第一浓度和第二浓度更重的浓度；其中，该层可以部分地穿过所述第一表面延伸至所述外延层中；在所述第一导电性类型的区域中穿过通向所述半导体衬底的至少一部分的通孔的至少单个电接触。
10.一种背照式光电二极管阵列，包括半导体-绝缘体(SOI)衬底，具有第一表面和第二表面以及在第一表面和第二表面之间的绝缘体层；其中，所述SOI衬底的、在所述绝缘体层与所述第一表面之间的部分是具有第一导电性类型和第一浓度的第一半导体层；外延生长层，其具有第一类型的导电性，具有第二浓度，在所述第一表面上并且延伸至第三表面；第一导电性类型的多个第一区域，具有比所述第一浓度和第二浓度更重的浓度，从所述外延层的所述第三表面延伸至所述外延层内部；具有第一导电性类型的多个第二区域，具有比所述第一浓度和第二浓度更重的浓度， 并且从所述SOI衬底的所述第一表面延伸至所述第一半导体层和外延层内部；第二导电性类型的多个被隔离区，散布于所述第一导电性类型的所述第二区域内，并且从所述SOI衬底的所述第一表面延伸至所述第一半导体层和外延层内部，但未到达所述第三表面；第一导电性类型的区域，具有比所述第二浓度更重的浓度、在所述外延层的第三表面上；以及至少单个电接触，包括在所述半导体-绝缘体衬底的所述第一表面与第二表面之间穿过所述绝缘层的通孔。
11.一种背照式光电二极管阵列，包括具有第一类型的导电性的半导体衬底，具有第一浓度，具有第一表面和第二表面； 具有所述第一类型的导电性的外延层，具有第二浓度，在所述第一表面上并且延伸至第三表面；第一导电性类型的多个第一区域，具有比所述第一和第二浓度更重的浓度并且从所述外延层的第三表面延伸至所述外延层内部；第一导电性类型的多个第二区域，具有比所述第一浓度和第二浓度更重的浓度，并且从所述半导体衬底的所述第一表面延伸至所述半导体衬底和外延层内部；第二导电性类型的多个被隔离区，散布于所述第一导电性类型的所述第二区域内，并且从所述半导体衬底的所述第一表面延伸至所述半导体衬底和外延层内部；第一导电性类型的区域，具有比所述第一浓度更重的浓度，在所述外延层的所述第三表面上；以及在所述外延层的至少一部分中的至少单个通孔。
12.—种形成背照式光电二极管阵列的方法，包括加工第一导电性类型的具有上表面的半导体衬底，其中，通过对衬底覆盖光致抗蚀剂层可在该上表面上生长外延层；对所述光致抗蚀剂层进行光刻加工，以限定被光致抗蚀剂覆盖的区域以及光致抗蚀剂未覆盖的区域；以第一导电性类型或者第二导电性类型掺杂所述未覆盖区域直至所述衬底中； 剥离所述衬底上保留的所述光致抗蚀剂区并且清洁所述衬底； 在所述半导体衬底的所述上表面的掺杂区和未掺杂区上生长所述第一或第二导电性类型的外延层以建立新的上表面；进一步加工所述衬底以导致在该衬底上形成光电二极管。
13.一种具有嵌入式放大的背照式光电二极管阵列，包括具有第一类型的导电性的第一半导体衬底，具有第一浓度并且具有第一表面和第二表至少一个外延生长层，在所述第一表面上并且延伸至第三表面，而且具有所述第一类型的导电性；第一导电性类型的多个第一区域，具有比每一外延层和半导体衬底的浓度更重的浓度，并且从所述第三表面延伸至所述外延层内部；第一导电性类型的多个第二区域，从所述半导体衬底的第一表面延伸至所述半导体衬底和所述外延层这二者内部；第二导电性类型的多个第一被隔离区，散布于所述第一导电性类型的所述第二区域内，并且从所述半导体衬底的所述第一表面延伸至该半导体衬底和外延层内部，但未到达所述第三表面；第一导电性类型的区域，具有比所述外延层的浓度更重的浓度，在所述外延层的所述第三表面上；第二导电性类型的多个第二被隔离区，散布于所述第一导电性类型的所述第二区域内并形成于至少一个外延层内，其中，所述第二导电性类型的所述多个第二区域的至少一部分具有与所述第二导电性类型的所述多个第一区域的至少一部分部分地交叠的扩散；以及穿过通向所述第二导电性类型的所述第一区域之一的通孔、与所述半导体的所述第二表面的至少单个电接触。
14.根据权利要求13所述的光电二极管阵列，具有至少单个电接触，穿过通向至少一个所述第一导电性类型的第二区域的通孔。
15.一种具有嵌入式放大的背照式光电二极管阵列，包括半导体-绝缘体(SOI)衬底，具有第一表面和第二表面以及在该第一表面和第二表面之间的绝缘体层；其中，所述SOI衬底的、在所述绝缘体层与所述第一表面之间的部分是具有第一导电性类型和第一浓度的第一半导体层；至少一个外延生长层，在所述第一表面上并且延伸至第三表面，所述外延层具有所述第一或第二类型的导电性；第一导电性类型的多个第一区域，其具有比所述第一浓度和外延层浓度更重的浓度， 从第三表面延伸至所述外延层内部；具有第一类型导电性的多个第二区域，具有比所述第一浓度和外延层浓度更重的浓度，并且从所述半导体衬底的所述第一表面延伸至所述第一半导体层和外延层内部；第二导电性类型的多个第一被隔离区，散布于所述第一导电性类型的所述第二区域内，并且从所述半导体衬底的所述第一表面延伸至所述第一半导体层和外延层内部，但未到达所述第三表面；第一导电性类型的区域，具有比所述第二浓度更重的浓度，在所述外延层的第三表面上；第二导电性类型的多个第二被隔离区，散布于所述第一导电性类型的所述第二区域内并且形成于至少一个外延层内，其中，所述第二导电性类型的所述多个第二区域的至少一部分具有与所述第二导电性类型的所述多个第一区域的至少一部分部分地交叠的扩散；以及至少单个电接触，其包括在所述半导体-绝缘体衬底的所述第一表面与第二表面之间穿过所述绝缘层的通孔。
16.一种具有嵌入式放大的背照式光电二极管阵列，包括半导体衬底，具有第一类型的导电性，具有第一浓度并且具有第一表面和第二表面；所述半导体衬底的所述第二表面与绝缘体衬底结合；至少一个外延生长层，其在所述第一表面上并且延伸至第三表面，每一个层具有所述第一或第二类型的导电性；第一导电性类型的多个第一区域，具有比所述外延层和半导体衬底的浓度更重的浓度，并且从所述第三表面延伸至所述外延层内部；第一导电性类型的多个第二区域，具有比所述外延层和半导体衬底的浓度更重的浓度，并且从所述半导体衬底的第一表面延伸至所述半导体衬底和外延层内部；第二导电性类型的多个第一隔离区，散布于第一导电性类型的所述第二区域内，并且从所述半导体衬底的所述第一表面延伸至该半导体衬底和外延层内部，但未到达所述第三表面；具有比所述外延层的浓度更重的浓度的第一导电性类型的区域，在所述外延层的第三表面上；第二导电性类型的多个第二被隔离区，散布于所述第一导电性类型的所述第二区域内并且形成于至少一个外延层内部，其中，所述第二导电性类型的所述多个第二区域的至少一部分具有与所述第二导电性类型的所述多个第一区域的至少一部分部分地交叠的扩散; 以及穿过所述绝缘体衬底中通向所述第二导电性类型的至少一个所述第一区域的通孔、与所述半导体衬底的所述第二表面的至少单个电接触。
17.一种具有内部放大的背照式光电二极管阵列，包括具有第一表面和第二表面的半导体衬底，以及与该半导体衬底的第二表面结合的支持衬底；其中，所述半导体衬底具有第一导电性类型和第一浓度；至少一个外延生长层，其在所述第一表面上并且延伸至第三表面，并且具有第一或第二类型的导电性；具有所述第一导电性类型的多个第一区域，具有比所述第一浓度和外延层浓度更重的浓度，从所述外延层的第三表面延伸至所述外延层内部；具有第一类型导电性的多个第二区域，具有比所述第一浓度和外延层浓度更重的浓度，并且从所述半导体衬底的第一表面延伸至所述第一半导体层和外延层内部；第二导电性类型的多个第一被隔离区，散布于第一导电性类型的所述第二区域内，并且从所述半导体衬底的所述第一表面延伸至所述半导体衬底和外延层内部，但未到达所述第三表面；具有比所述外延层浓度更重的浓度的第一导电性类型的区域，在所述外延层的第三表面上；所述第一导电性类型的多个第二被隔离区，散布于第一导电性类型的所述第二区域内并且形成于所述第三表面与所述第二导电性类型的第一被隔离区之间的外延层中；所述第一导电性类型的所述第二被隔离区的浓度比所述外延层的浓度更重，但低于所述第一导电性类型的所述多个第一和第二区域的浓度；以及至少单个电接触，包括穿过所述支持衬底的通孔。
18.一种复合超薄器件，包括半导体衬底，具有第一类型的导电性，具有第一浓度并且具有第一表面和第二表面；至少一个外延生长层，起在所述第一表面上并且延伸至第三表面，每一个层具有特定类型的导电性；多个第一掺杂区，具有比与所述半导体衬底的第一表面最近的所述外延层的浓度更重的浓度，并且从该第一表面延伸至所述外延层以及该第一表面下面的半导体衬底这二者内部；多个第二掺杂区，具有比与所述第三表面最近的所述外延层的浓度更重的浓度，并且从所述外延层的所述第三表面延伸至外延层内部；多个第一通孔，从所述第三表面穿透至所述外延层内部；多个第三掺杂区，散布于所述第一掺杂区内并且从所述半导体衬底的第一表面延伸至该半导体衬底和外延层内部，但到达所述第三表面；第四掺杂区，具有比与所述第三表面最近的所述外延层的浓度更重的浓度，其中，所述第四掺杂区与所述外延层的所述第三表面邻近；多个至少被部分隔离区，散布于所述第一和第二掺杂区内，并且形成于一个或多个所述外延层内；对于每一所述至少被部分隔离区，该至少被部分隔离区的一部分具有比该区嵌入于其中的所述外延层的浓度更重的浓度；其中，浓度比所述外延层的浓度更重的至少一个区域与所述第一、第二、第三或者第四掺杂区中的任何一个至少部分地交叠；多个第二通孔，其穿过至少一个掺杂半导体区；穿过在所述半导体衬底的至少一部分中的第三通孔、与所述半导体衬底的第一表面的掺杂区之一的至少单个电接触；以及至少单个导电层，其沉积于至少所述第三通孔内。
19. 一种复合超薄器件，包括半导体-绝缘体(SOI)衬底，具有第一表面和第二表面以及在该第一表面和第二表面之间的绝缘体层；其中，所述SOI衬底的、在所述绝缘体层与所述第一表面之间的部分是具有第一浓度的第一半导体层；至少一个外延生长层，其在所述第一表面上并且延伸至第三表面，每一个层具有特定类型的导电性；多个第一掺杂区，具有比与所述第一半导体层的所述第一表面最近的所述外延层的浓度更重的浓度，并且从该第一表面延伸至所述外延层和所述第一表面下面的第一半导体层这二者内部；多个第二掺杂区，具有比与所述第三表面最近的所述外延层的浓度更重的浓度，并且从所述外延层的第三表面延伸至外延层内部；多个第一通孔，从所述第三表面穿透至所述外延层内部；多个第三掺杂区，散布于所述第一掺杂区内，并且从所述第一半导体层的第一表面延伸至该第一半导体层和外延层内部，但未到达所述第三表面；第四掺杂区，具有比与所述第三表面最近的所述外延层的浓度更重的浓度，其中，所述第四掺杂区与所述外延层的所述第三表面邻近；多个至少被部分隔离区，散布于所述第一掺杂区和第二掺杂区内并且形成于一个或多个所述外延层内部；对于每一所述至少被部分隔离区，该被部分隔离区的一部分具有比该区嵌入于其中的所述外延层的浓度更重的浓度；其中，浓度比所述外延层的浓度更重的至少一个区域与所述第一、第二、第三或者第四掺杂区中的任何一个至少部分地交叠；多个第二通孔，穿过至少一个掺杂半导体区；穿过在SOI衬底的第一表面与第二表面之间的所述绝缘体层中的第三通孔的、与所述半导体衬底的所述第一表面处的所述掺杂区之一的至少单个电接触；以及至少单个导电层，沉积于至少所述第三通孔内。
20. 一种辐射检测系统，包括光敏器件，具有排列在衬底上的多个光敏元件，该衬底具有至少单个半导体层和支持层以及在该半导体层的至少一部分中的图案化掺杂区上生长的至少一个外延层，该光敏器件还具有包围所述多个光敏元件中的每一个的周界但未必与这些光敏元件邻接的隔离区， 其中，所述隔离区跨越所述半导体层；将χ射线辐射转换成光的至少一个闪烁物元件，其在所述半导体衬底上；以及至少一个电放大元件，其电接触所述多个光敏元件中的至少一个。
全文摘要
公开了超薄光电二极管阵列结构和制作方法。背照式或者前照式光电二极管阵列具有制于半导体层(110，210)中的有源部分，该半导体层可以与支持衬底层(930)结合。该半导体层的有源部分可以包括外延生长层(210)。在阵列的像素之间的隔离区(1209)可以跨越外延层和半导体层。与二极管的电接触被制成为穿过所结合的衬底或者有源层的一部分。制作方法包括用于形成这一类光电二极管阵列的步骤以及用于将该阵列与支持衬底结合的步骤。在一些实施例中，为了支持加工方法而暂时结合支持衬底。
文档编号H01L27/146GK102326254SQ200980153677
公开日2012年1月18日 申请日期2009年11月2日 优先权日2008年11月4日
发明者亚历山大·O·古什查, 夫里德里克·A·富雷斯切 申请人:阵列光电子公司