半导体存储器器件和制造半导体器件的方法

专利名称：半导体存储器器件和制造半导体器件的方法
技术领域：
本发明的构思涉及半导体存储器器件和制造半导体存储器器件的方法。更具体而言，本发明的构思涉及包括垂直柱式(vertical pillar type)晶体管的半导体存储器器件和制造具有垂直柱式晶体管的半导体存储器器件的方法。
背景技术：
近来，通过在器件的单元区域中使用垂直柱式晶体管，提高了半导体存储器器件的集成度。在此方面，垂直柱式晶体管包括垂直于衬底延伸的半导体柱。因为半导体存储器器件的集成度已经得到进一步提高，所以半导体柱的宽度以及相邻半导体柱之间的距离已经变得更小。因此，在半导体存储器器件中的布线变得更窄，并且被间隔得更密集。因此，布线的电阻变得更大，并且在相邻布线之间的电短路将更加频繁地出现。结果，包括垂直柱式晶体管的高集成度半导体存储器件会呈现出差的响应速度，并且通常会具有差的电学特性。

发明内容
根据本发明构思的一个方面，提供一种包括从器件表面突出的有源柱结构的行和列的半导体存储器器件，其中，有源柱结构的奇数行和偶数行交替地设置在第一方向上，有源柱结构的奇数列和偶数列交替地设置在第二方向上，有源柱结构的奇数行和偶数列中的每个由有源柱结构中的多个第一有源柱结构组成，有源柱结构的偶数行和奇数列中的每个由有源柱结构中的多个第二有源柱结构组成，并且第二有源柱结构的列在第二方向上与第一有源柱结构的列发生偏移。 半导体存储器器件还包括掩埋位线，每个掩埋位线在第一方向上纵向地延伸，并且被电连接到有源柱结构的一个以上的相邻列。即，每个掩埋位线与构成有源柱结构的偶数列之一的第一柱结构电连接，并且与构成有源柱结构的相邻奇数列之一的第二有源柱结构电连接。掩埋位线在第一有源柱结构和第二有源柱结构的下部与所述第一有源柱结构和第二有源柱结构电连接。 根据本发明构思的另一方面，提供一种制造半导体存储器器件的方法，其包括形成有源柱结构的阵列，其通过有源柱结构的行和列来构成；形成与有源柱结构电连接的掩埋位线；以及形成第一栅极图案和第二栅极图案，其中，每个有源柱结构从器件表面突出，有源柱结构的奇数行和偶数行交替地设置在第一方向上，并且有源柱结构的奇数列和偶数列交替地设置在第二方向上，有源柱结构的奇数行和偶数列中的每个由有源柱结构中的多个第一有源柱结构组成，有源柱结构的偶数行和奇数列中的每个由有源柱结构中的多个第二有源柱结构组成，并且第二有源柱结构的列在第二方向上与第一有源柱结构的列发生偏 移。 形成掩埋位线，使得掩埋位线中的每个在第一方向上纵向地延伸，并且掩埋位线 中的每个与构成有源柱结构的偶数列之一的第一柱结构电连接，并且与构成有源柱结构的 相邻的奇数列之一的第二有源柱结构电连接。 形成第一栅极图案，以便使每个第一栅极图案在第二方向上纵向延伸，并且围绕 构成有源柱结构的相应奇数行之一的第一有源柱结构的中心部。形成第二栅极图案，以便 使每个第二栅极图案在第二方向上纵向延伸，并且围绕构成有源柱结构的相应偶数行之一
的第二有源柱结构的中心部。


参考附图，从对以下实施例进行的详细描述中，可以更加清楚地理解本发明的构 思。
图1是根据本发明构思的半导体存储器器件的实施例的俯视图。
图2是半导体存储器器件的立体图。 图3是在图1和图2中示出的半导体存储器器件的等效电路图。 图4至图12均是根据本发明构思的衬底的立体图，以及一起示出根据本发明构思
的制造半导体存储器器件的方法的实施例。 图13是根据本发明构思的制造半导体存储器器件的方法的、在图5中所示的阶段 期间使用的曝光掩模的俯视图。 图14是根据本发明构思的制造半导体存储器器件的方法的、在图6中所示的阶段 期间使用的曝光掩模的俯视图。 图15是根据本发明构思的制造半导体存储器器件的方法的、在图8中所示的阶段 中形成的第一有源柱结构和第二有源柱结构的布局视图。
具体实施例方式
现在将参考所附附图对本发明构思的实施例进行更加全面的描述。在整个附图 中，相同的附图标记表示相同的元件。此外，在附图中，出于清楚的目的，可以将层的厚度和 区域进行放大。具体地，存储器器件的横截面图示和在其制造过程期间形成的中间结构是 示意性的。因此，不应通过在此示出的单元区域和元件的相对尺寸以及具体的形状来限制 对存储器器件的理解；相反，这样的区域和元件的相对尺寸和具体形状可以因为例如制造 技术和容限的原因而与所示的那些发生实际的偏差。 此外，诸如"上"和"下"的空间相关术语被用于描述如在图中所示的元件和/或特 征与另一元件和/或特征的关系。因此，在使用中，空间相关术语可以被用于与在图中描述 的取向不同的取向中。明显的是，虽然所有的该种空间相关术语指的是为了方便描述而在 图中所示出的取向，但是其不需要被限制为根据本发明构思的实施例，并且当在使用中时， 可以假设为与附图中所示的取向不同的取向。 参考图1和图2，通过在衬底100中的隔离区126，根据本发明构思的半导体存储 器器件的衬底100具有相互分离的有源区。衬底100可以是半导体衬底或者是在其上具有半导体层的衬底。例如，衬底100可以是硅衬底、锗衬底、硅-锗衬底、绝缘体上硅(SOI)衬 底或绝缘体上锗(GOI)衬底。有源区中的每个在第一方向上延伸。在该方面中，有源区可 以分别是衬底100的线性区。在该种情况下，隔离区126被插在相邻的有源区之间，并且隔 离区126中的每个包括在第一方向上伸长的绝缘材料的线性段(segment)。在图1和图2 中所示的半导体存储器器件的示例中，有源区基本上比隔离区126更宽。
此外，第一有源柱结构120a从衬底100的有源区中突出。在该方面中，第一有源 柱结构120a可以分别由部分衬底IOO来构成。即，衬底的一般平面底部和第一有源柱结构 120a可以是一体的。第一有源柱结构120a被设置为奇数行和偶数列的阵列，每个奇数列在 第一方向上延伸，以及每个偶数行在与第一方向垂直的第二方向上延伸。其每行的第一有 源柱结构120a以第一节距(Pl) ( S卩，在第二方向上的间隔)而相互间隔。
第二有源柱结构120b也从衬底的有源区中突出。与第一有源柱结构120a—样， 第二有源柱结构120b可以分别通过部分衬底100来形成。同样，第二有源柱结构120b被 设置为偶数行和奇数列的阵列，每个奇数列在第一方向上延伸，以及每个偶数行在第二方 向上延伸。其每行的第二有源柱结构120b同样以第一节距(Pl)而相互间隔。
第一有源柱结构120a和第二有源柱结构120b可以具有大致相同或大致相似的形 状。此外，第一有源柱结构120a和第二有源柱结构120b可以具有基本相同或基本相似的 尺寸。例如，第一有源柱结构120a和第二有源柱结构120b可以具有圆形的横截面形状，并 且第一柱结构120a的上表面的直径可以与第二有源柱结构120b的上表面的直径基本上相 同或基本上相似。此外，第一有源柱结构120a和第二有源柱结构120b中的每个可以具有 下部和比其下部更窄的上部。即，第一有源柱结构120a和第二有源柱结构120b中的每个 可以具有在其上部与下部之间的台阶。 在任何情况下，第二柱结构120b的行与第一柱结构120a的行被交替地设置在第 一方向上。(因此，分别指第一和第二柱结构120a和120b的奇数行和偶数行)。同样，第 二柱结构120b的奇数列与第一柱结构120a的奇数行被交替地设置在第二方向上。(因此， 分别指第一和第二柱结构120a和120b的偶数列和奇数列)。此外，第二有源柱结构120b 的列与第一有源柱结构120a的列间隔第二节距(P2) (g卩，在第二方向上的间隔)。S卩，第二 柱结构120b的组在第二方向上与第一有源柱结构120a的组偏移等于第二节距(P2)的量。 因此，第一有源柱结构120a和第二有源柱结构120b中相应的第一有源柱结构120a和第二 有源柱结构120b沿着相对于第一方向和第二方向的对角延伸的一系列线中的每个线而交 替设置。 在该方面中，如图1中最佳地示出的，沿着对角线之一将相互相邻的一个第二有 源柱结构120b和第一有源柱结构120a相连接的第一线、与在一行中将相互相邻的该相同 第二有源柱结构120b和第二有源柱结构120b相连接的第二线对向形成在大约20度到大 约70度范围内的锐角(R)。 S卩，交替设置第一有源柱120a和第二有源柱120b所沿的对角 线与设置源柱120a(或120b)所沿的行以角度(R)相交。在一个示例实施例中，角度(R) 大约为45度，以提供有源柱结构的最大密度，S卩，以最大化能够集成器件的程度。
仍然参考图1和图2，在本实施例中，第一有源柱结构120a的一个相应列和与其 相邻的第二有源柱结构120b的一个列被设置在每个有源区处。其每列的第一有源柱结构 120a相互间隔第三节距(P3)(S卩，在第一方向上的间隔)。同样，其每列的第二有源柱结构120b相互间隔第三节距(P3)。第三节距(P3)可以是以第三节距(P3)间隔开的有源柱结 构的上直径的大约3. 5到大约5倍。 掩埋位线122被设置在衬底100与第一有源柱结构120a和第二有源柱结构120b 之间。同样，相邻掩埋位线122在第二方向上通过相对窄的空隙而相互间隔。在本实施例 的示例中，掩埋位线122通过掺杂有杂质的衬底100的上部来构成。掩埋位线122中的每 个可以进一步包括在衬底100上设置的金属硅化物膜。 每个掩埋位线122可以连接到在偶数列中相应偶数列的第一有源柱结构120a的 下部，并且可以连接到与偶数列相邻的奇数列之一中的第二有源柱结构120b的下部。因 此，每个掩埋位线122可以具有宽度(L)，所述宽度(L)基本上等于或大于一个第一有源柱 结构120a的上直径、一个第二有源柱结构120b的上直径和第一有源柱结构120a与第二有 源柱结构120b的相邻列之间距离之和。此外，掩埋位线122的宽度(L)可以基本上小于一 个第一有源柱结构120a的上直径、一个第二有源柱结构120b的上直径和第一有源柱结构 120a与第二有源柱结构120b的相邻列之间距离两倍之和。 第一栅极图案中的每个包围被设置成行的第一有源柱结构120a的中心部。因此， 第一栅极图案中的每个在第二方向上伸长。第一栅极图案中的每个包括第一栅极绝缘层 130以及第一栅极电极132a。第一栅极绝缘层130分别沿着第一有源柱结构120a的侧面 而延伸。第一栅极电极132a被设置在第一栅极绝缘层130上。 同样，第二栅极图案中的每个包围被设置成行的第二有源柱结构120b的中心部。 因此，第二栅极图案也在第二方向上伸长，并且第一栅极图案和第二栅极图案在第一方向 上交替设置。第二栅极图案中的每个包括第二栅极绝缘层(未示出)以及第二栅极电极 132a。第二栅极绝缘层分别沿着第二有源柱结构120b的侧面而延伸。第二栅极电极132b 被设置在第二栅极绝缘层上。 此外，第一栅极电极132a和第二栅极电极132b中的相邻第一栅极电极132a和第 二栅极电极132b之间的距离(d)可以基本上小于第一栅极电极132a和/或第二栅极电极 132b的宽度。例如，距离(d)处在第一栅极电极132a和/或第二栅极电极132b的宽度的 大约0. 4到大约0. 8倍的范围内。在本发明的示例中，第一栅极电极132a和第二栅极电 极132b具有基本上相同或基本上相似的形状和宽度，并且因此距离(d)处在第一栅极电极 132a和第二栅极电极132b中的每个的宽度的大约0. 4到大约0. 8倍的范围内。
绝缘层图案128设置在衬底100与第一栅极电极132a和第二栅极电极132b之间， 使得第一栅极电极132a和第二栅极电极132b与衬底100通过绝缘层图案128来电绝缘。 此外，第一栅极电极132a和第二栅极电极132b可以被直接设置到绝缘层图案128上，以便 通过绝缘层图案128来直接支撑。 用作源/漏区的杂质区134被提供在分别与第一栅极电极132a和第二栅极电极 132b相邻的第一有源柱结构120a和第二有源柱结构120b中的部分。 最后，半导体存储器器件还可以包括电容器138，所述电容器138电连接到第一有 源柱结构120a和第二有源柱结构120b。在该种情况下，电容器138被分别连接到源/漏区 134。 图3是以上参考图1和图2描述的并且在图1和图2中示出的半导体存储器器件 的等效电路图。通过在垂直柱式晶体管的沟道区中存储诸如电子的电荷，可以将数据记录
8在半导体存储器器件中。在根据本发明构思的本实施例的示例中，半导体存储器器件是包 括存储器单元阵列的动态随机存取存储器(DRAM)器件，所述存储器单元中的每个具有一 个晶体管和一个电容器。 参考图3，半导体存储器器件包括多个字线(W/L1、W/L2、W/L3和W/L4)。字线(W/ Ll、 W/L3和W/L4)分别连接第一单位单元和第二单位单元，第一单位单元被设置在若干奇 数行中的每个中，第二单位单元被设置在若干偶数行中的每个中。即，交替地设置第一单位 单元的行和第二单位单元的行(因此，指的是奇数行和偶数行)，并且每个字线W/L连接其 各自行的单位单元。半导体存储器器件进一步包括多个位线(B/L1和B/L2)。位线(B/Ll 和B/L2)中的每个被电连接到第一单位单元的列和第二单位单元的相邻列(单位单元的奇 数列和偶数列)。因此，位线(B/L1和B/L2)中的每个是相对宽的，并且因此具有相应的低 电阻。因此，半导体存储器器件具有相对高的响应速度。 现在将参考图4至图12来描述制造根据本发明构思的半导体存储器器件的方法。
首先参考图4，在衬底100上形成衬垫氧化物层(pad oxide layer) 102。衬底100 可以是单晶半导体材料的衬底。例如，衬底ioo可以是单晶硅衬底，或单晶锗衬底。衬垫氧 化物层102可以包括由热氧化处理或化学气相沉积(CVD)处理形成的氧化硅。
硬掩模层104被形成在衬垫氧化物层102上。硬掩模层104由相对于衬垫氧化物 层102和衬底100具有蚀刻选择性的材料来形成。例如，硬掩模层104可以是诸如氮化硅 的氮化物，或诸如氧氮化硅的氧氮化物。 光致抗蚀剂膜106被形成在硬掩模层104上。光致抗蚀剂膜106通过旋转涂覆处 理来形成。 参考图5，将第一曝光掩模108设置在光致抗蚀剂膜106上方。在本实施例的示例 中，第一曝光掩模108带有对角延伸的光屏蔽线的图案108a。光致抗蚀剂膜106通过第一 曝光掩模108来曝光，使得光致抗蚀剂的除了沿着相对于第一方向和第二方向倾斜的线而 延伸的区域之外的区域被曝光。 图13是示出了包括在图5中的第一曝光图案108a的第一曝光掩模108的俯视 图。在第一曝光处理期间，第一图案108a的对角线(并且因此，是光致抗蚀剂的未曝光区 域)被取向为相对于预定方向(即，相对于平行于衬底平面延伸的基准轴(在该种情况下， 为第二方向))大约20度到大约70度的角度向。在一个示例实施例中，第一图案108a的 对角线相对于基准轴对向形成大约45度的角度。 参考图6，具有对角延伸的光屏蔽线的图案110a的第二曝光掩模110被放置在光 致抗蚀剂膜106a上方，并且光致抗蚀剂膜106通过第二曝光掩模110来进行曝光。第二图 案110a的对角延伸的光屏蔽线被取向为以相对于基准轴的一定角度来延伸，并且在该情 况下，是基本上垂直于在曝光处理期间第一图案108a的对角延伸的光屏蔽线。图14是具 有第二图案110a的第二曝光掩模110的俯视图。 当在光致抗蚀剂膜106上执行第一和第二曝光处理时，光致抗蚀剂膜106中的下 述部分不会被曝光，该部分与在第一和第二曝光处理期间同时都处于适当位置的情况下第 一图案108a和第二图案110a会发生重叠的区域相对应。另一方面，光致抗蚀剂膜106的 其他部分被曝光(通过图5和图6中的箭头来表示)。 参考图7，在第一和第二曝光处理中被曝光的光致抗蚀剂膜106被烘焙和显影，以在硬掩模层106上形成光致抗蚀剂图案106a。 S卩，光致抗蚀剂膜106的曝光部分通过显影 处理而去除，并且得到的光致抗蚀剂图案106a由下述位置处的光致抗蚀剂膜106的未曝 光部分来形成，在所述位置处在第一和第二曝光处理期间曝光掩模108和110的第一图案 108a和第二图案110a会重叠。因此，光致抗蚀剂图案106a具有多个分立的柱的形式。
作为上述第一和第二分立曝光处理的替选形式，可以使用单个曝光处理来形成光 致抗蚀剂图案。例如，能够使用一个曝光掩模来对光致抗蚀剂膜106进行曝光，其中，该曝 光掩模具有与第一图案108a和第二图案110a的两组对角延伸的光屏蔽线相对应的图案。
在任何情况下，产生的效果是对光致抗蚀剂的除了沿第一线的区域(对应于第 一图案108a)和沿第二线的区域(对应于第二图案110a)以外的区域进行曝光，该第一线 相对于第一方向和第二方向中的每个方向倾斜地延伸，该第二线相对于第一线以一定角度 延伸并且相对于第二方向倾斜地延伸。 在任何情况下，参考图8，使用光致抗蚀剂图案106a作为蚀刻掩模来对硬掩模层 104和衬垫氧化物层102进行蚀刻，以在衬底100上形成硬掩模图案104a和衬垫氧化物图 案102a。衬垫氧化物图案102a被插入到衬底100与硬掩模图案104a之间。然后，光致抗 蚀剂106a被从硬掩模图案104a去除。可以通过灰化处理和/或剥离处理来去除光致抗蚀 剂图案106a。 在到目前所描述的方法的实施例中，使用第一和第二曝光处理来形成光致抗蚀剂 图案106a的柱，并且使用光致抗蚀剂图案106a来形成硬掩模图案104a，以便使其几乎与光 致抗蚀剂图案106a相同。因此，相互靠近地形成硬掩模图案104a的相邻特征，即，柱。
然后，使用各向异性蚀刻处理和硬掩模图案104a作为蚀刻掩模来蚀刻衬底100， 以形成有源柱结构120a和120b。因此，有源柱结构120a和120b是衬底100的一部分。图 15是在图8中的第一有源柱结构120a和第二有源柱结构120b的俯视图。可以参考图1来 描述图15中所示的第一有源柱结构120a和第二有源柱结构120b的布局、尺寸和形状等。
参考图9，分别在第一有源柱结构120a和第二有源柱结构120b上形成绝缘层(未 示出)。沿着第一有源柱结构120a和第二有源柱结构120b保形地形成绝缘层。杂质被掺 杂到第一有源柱结构120a与第二有源柱结构120b之间暴露的衬底100中的部分中，以在 衬底100上形成初步掩埋位线(未示出)。此时，杂质朝着第一有源柱结构120a和第二有 源柱结构120b的下部扩散。 然后，在衬底100上形成用于形成有源区的掩模(未示出)。该掩模具有线图案， 每个线覆盖第一有源柱结构120a的一个列和第二柱结构120b的相邻列。该掩模可以由氮 化物或氧氮化物来形成。 对在掩模的线之间暴露的衬底100中的部分进行蚀刻，以在衬底100中形成沟槽 124。此时，部分的初步掩埋位线被去除，以形成在第一有源柱结构120a和第二有源柱结构 120b之下的掩埋位线122。掩埋位线122可以用作垂直柱式晶体管的源区或漏区。随后， 从衬底100中去除掩模。在沟槽124之间的衬底100的未蚀刻部分用作半导体存储器器件 的有源区。 根据上述方法，因为有源区被设计为相对的宽，所以可以容易地执行用于形成沟 槽124的蚀刻处理。此外，掩埋位线122也被设计成相对较宽。因此，由于掩埋位线122的 相对低的电阻而导致半导体存储器器件的电学特性得以提高。
参考图IO，绝缘材料的隔离层图案126被形成在沟槽124中。例如，隔离层图案 126由氧化物形成，该氧化物诸如未掺杂硅酸盐玻璃(USG)、旋涂玻璃(S0G)、可流动氧化 物(FOX)、硼-磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG) 、 Tonen(东燃)硅氮烷(Tonen Silazane， T0SZ)、原硅酸四乙酯(TEOS)、等离子体增强的TEOS(PE-TE0S)或高密度等离子 体-化学气相沉积(HDP-CVD)氧化物。此外，绝缘层128被形成在第一有源柱结构120a与 第二有源柱结构120b之间的衬底100上。 在本实施例的示例中，通过利用绝缘材料来过度填充沟槽124并且然后去除所得 到的绝缘材料层的上部来一起形成隔离层图案126和绝缘层128。例如，隔离层图案126和 绝缘层图案128可以通过回蚀刻处理来形成。在该种情况下，绝缘层128和隔离层图案126 被一体地形成。因此，绝缘层图案128还可以包括氧化物，例如，USG、 S0G、 F0X、 BPSG、 PSG、 T0SZ、 TE0S、 PE-TE0S或HDP-CVD氧化物。 此外，可以将绝缘材料层形成为覆盖第一有源柱结构120a和第二有源柱结构 120b的厚度。在该种情况下，回蚀刻处理将第一有源柱结构120a和第二有源柱结构120b 进行曝光，同时形成隔离层图案126和绝缘层128。 参考图ll，在第一有源柱结构120a和第二有源柱结构120b上形成栅极绝缘层 130。栅极绝缘层130可以通过热氧化处理来形成。在该种情况下，栅极绝缘层130可以包 括氧化硅。 在栅极绝缘层130周围的衬底100上形成传导层(未示出)。传导层可以包括多晶 硅、金属和/或金属化合物。例如，传导层可以由掺杂有杂质的多晶硅、钨、钛、钽、铝、氮化 钨、氮化铝、氮化钛、氮化钽及其组合来形成。传导层可以形成为覆盖第一有源柱结构120a 和第二有源柱结构120b的厚度。在该种情况下，通过回蚀刻处理来去除传导层的上部，直 到第一有源柱结构120a和第二有源柱结构120b的上部被暴露。 然后，对传导层进行构图，以形成第一栅极电极132a和第二栅极电极132b，第一 栅极电极132a和第二栅极电极132b中的每个均沿着第二方向纵向地延伸，所述第二方向 基本上垂直于每个掩埋位线122纵向延伸的方向。可以再次参考图l和图2进行描述，以 更加详细地描述第一栅极电极132a和第二栅极电极132b。 然后，从第一有源柱结构120a和第二有源柱结构120b去除硬掩模图案104a。将 杂质掺杂到从第一栅极电极132a和第二栅极电极132b突出的第一有源柱结构120a和第 二有源柱结构120b中的部分中，使得在第一有源柱结构120a和第二有源柱结构120b的上 部形成杂质区134。杂质区134可以用作垂直柱式晶体管的源区或漏区。
参考图12，在第一有源柱结构120a和第二有源柱结构120b上形成电容器138。电 容器138还被分别电连接到第一有源柱结构120a和第二有源柱结构120b。在本发明的所 示示例中，电容器138的下电极被直接连接到第一有源柱结构120a和第二有源柱结构120b 的上表面。可替选地，可以在第一有源柱结构120a和第二有源柱结构120b的上表面上形 成接触插塞或衬垫(未示出)，并且然后在接触插塞或衬垫上形成电容器138的下电极。
电容器138中的每个可以具有圆柱形下电极。可替选地，电容器138中的每个可 以具有堆叠结构，所述堆叠结构包括平坦的下电极以及在下电极上堆叠的电介质层和上电 极。 根据上述的本发明的构思，半导体存储器器件包括密集布置的垂直柱式晶体管。因此，半导体器件可以具有高集成度。此外，半导体存储器器件包括掩埋位线，每个掩埋位 线电连接到晶体管的有源柱结构的相邻列。因此，掩埋位线可以相对较宽，并且具有相应的 低电阻。因此，半导体存储器器件可以具有高响应速度。 最后，在此详细描述了本发明构思的实施例。然而，本发明的构思可以以不同的形 式来实施，并且不应将其理解为限制于上述的实施例。相反，对这些实施例进行描述，使得 本公开是完全且充分的，并且能够将本发明的构思完全转达给本领域技术人员。因此，本发 明的构思的真正精神和范围不受上述实施例限制，而是通过以下的权利要求来限制。
权利要求
一种半导体存储器器件，包括包括半导体材料的有源柱结构的行和列，所述有源柱结构中的每个从所述器件的表面突出，其中，所述有源柱结构的奇数行和偶数行交替地设置在第一方向上，所述有源柱结构的奇数列和偶数列交替地设置在第二方向上，所述有源柱结构的所述奇数行和所述偶数列中的每个由所述有源柱结构中的多个第一有源柱结构组成，所述有源柱结构的所述偶数行和所述奇数列中的每个由所述有源柱结构中的多个第二有源柱结构组成，以及所述第二有源柱结构的列在所述第二方向上与所述第一有源柱结构的列偏移；掩埋位线，所述掩埋位线中的每个在所述第一方向上纵向地延伸，并且所述掩埋位线中的每个被电连接到构成所述有源柱结构所述偶数列之一的所述第一有源柱结构，并且被电连接到构成所述有源柱结构中相邻奇数列之一的所述第二有源柱结构，并且在所述第一有源柱结构和第二有源柱结构的下部处被电连接到所述第一有源柱结构和第二有源柱结构；第一栅极图案，所述第一栅极图案中的每个在所述第二方向上纵向地延伸，并且分别包围构成所述有源柱结构所述奇数行之一的所述第一有源柱结构的中心部；以及第二栅极图案，所述第二栅极图案中的每个在所述第二方向上纵向延伸，并且分别包围构成所述有源柱结构所述偶数行之一的所述第二有源柱结构的中心部。
2. 根据权利要求1所述的半导体存储器器件，进一步包括衬底，所述衬底具有在所述第二方向上伸长的有源区，所述有源区中的每个支撑构成所述有源柱结构所述偶数列之一的所述第一有源柱结构，以及支撑构成所述有源柱结构中相邻奇数列之一的所述第二有源柱结构；以及隔离区，所述隔离区在所述有源区之间。
3. 根据权利要求2所述的半导体存储器器件，其中，所述掩埋位线分别是所述衬底所述有源区的掺杂的上部。
4. 根据权利要求1所述的半导体存储器器件，其中，每个掩埋位线的宽度等于或大于所述第一有源柱结构之一的上部的直径、所述第二有源柱结构之一的上部的直径与由所述掩埋位线被电连接到的所述第一有源柱结构和第二有源柱结构所构成的所述有源柱结构的相邻偶数列和奇数列之间的距离之和，以及其中，每个掩埋位线的所述宽度小于所述第一有源柱结构之一的上部的直径、所述第二有源柱结构之一的上部的直径与由所述掩埋位线被电连接到的所述第一有源柱结构和第二有源柱结构所构成的所述有源柱结构的相邻偶数列和奇数列之间距离的两倍之和。
5. 根据权利要求1所述的半导体存储器器件，其中，所述第一有源柱结构具有与所述第二有源柱结构大致相同的尺寸和形状。
6. 根据权利要求1所述的半导体存储器器件，其中，所述第二有源柱的组分别沿着对角线来设置，并且所述对角线中的每个对角线与连接构成所述有源柱结构所述奇数行之一的所述第二有源柱结构的线对向形成在大约20度到大约70度范围内的角度。
7. 根据权利要求6所述的半导体存储器器件，其中，所述角度为大约45度。
8. 根据权利要求1所述的半导体存储器器件，其中，所述第一栅极图案和第二栅极图案在第一方向上相互分离一定间隔，每个所述间隔小于所述第一栅极图案的相应宽度和小于所述第二栅极图案的相应宽度。
9. 根据权利要求1所述的半导体存储器器件，进一步包括电容器，所述电容器被电连接到所述第一有源柱结构和第二有源柱结构。
10. 根据权利要求1所述的半导体存储器器件，其中，所述掩埋位线中每个掩埋位线的宽度基本上等于所述第一有源柱结构之一的上部的直径、所述第二有源柱结构之一的上部的直径与由所述掩埋位线被电连接到的所述第一有源柱结构和第二有源柱结构所构成的所述有源柱结构的相邻偶数列和奇数列之间的距离之和。
11. 一种制造半导体存储器器件的方法，包括形成由有源柱结构的行和列构成的所述有源柱结构的阵列，其中，所述有源柱结构中的每个从所述器件的表面突出，所述有源柱结构的奇数行和偶数行交替地设置在第一方向上，所述有源柱结构的奇数列和偶数列交替地设置在第二方向上，所述有源柱结构的奇数行和偶数列中的每个由所述有源柱结构中的多个第一有源柱结构组成，所述有源柱结构的偶数行和奇数列中的每个由所述有源柱结构中的多个第二有源柱结构组成，并且所述第二有源柱结构的列在所述第二方向上与所述第一有源柱结构的列偏移，形成在所述有源柱结构的下部处与所述有源柱结构连接的掩埋位线，使得所述掩埋位线中的每个在所述第一方向上纵向地延伸，并且所述掩埋位线中的每个被电连接到构成所述有源柱结构所述偶数列之一的所述第一有源柱结构，并且被电连接到构成所述有源柱结构中相邻奇数列之一的所述第二有源柱结构；形成第一栅极图案，所述第一栅极图案中的每个在所述第二方向上纵向地延伸，并且围绕构成所述有源柱结构中相应奇数行之一 的所述第 一有源柱结构的中心部。形成第二栅极图案，所述第二栅极图案中的每个在所述第二方向上纵向地延伸，并且围绕构成所述有源柱结构中相应偶数行之一的所述第二有源柱结构的中心部。
12. 根据权利要求11所述的方法，进一步包括在衬底中形成在所述第二方向上伸长的有源区，以及在所述有源区之间形成隔离区，以及其中，形成所述有源柱结构的步骤包括在所述有源区中的每个有源区处，形成构成所述有源柱结构相应偶数列之一的所述第一有源柱结构，以及形成构成所述有源柱结构中相应的相邻奇数列之一的所述第二有源柱结构。
13. 根据权利要求12所述的方法，其中，所述掩埋位线通过将杂质掺杂到所述有源区中来形成。
14. 根据权利要求ll所述的方法，其中，形成所述掩埋位线的步骤包括形成每个掩埋位线，使得每个掩埋位线具有的宽度等于或大于所述第一有源柱结构之一的上部的直径、所述第二有源柱结构之一的上部的直径与由所述掩埋位线被电连接到的所述第一有源柱结构和第二有源柱结构所构成的所述有源柱结构的相邻偶数列和奇数列之间的距离之和，但是每个掩埋位线具有的宽度小于所述第一有源柱结构之一的上部的直径、所述第二有源柱结构之一的上部的直径与由所述掩埋位线被电连接到的所述第一有源柱结构和第二有源柱结构所构成的所述有源柱结构的相邻偶数列和奇数列之间距离的两倍之和。
15. 根据权利要求11所述的方法，其中，形成所述有源柱结构的步骤包括在衬底上形成光致抗蚀剂层；对所述光致抗蚀剂的除了沿着第一线的区域和沿着第二线的区域以外的区域进行曝光，所述第一线相对于所述第一方向和第二方向中的每个倾斜地延伸，所述第二线相对于所述第一线成一定角度延伸并且相对于所述第二方向倾斜地延伸；对曝光的光致抗蚀剂层进行显影，以形成光致抗蚀剂层图案；以及，使用光致抗蚀剂层作为蚀刻掩模来蚀刻所述衬底。
16. 根据权利要求15所述的方法，其中，所述第一线相对于所述第二方向以大约20度到大约70度的角度延伸。
17. 根据权利要求15所述的方法，其中，所述第一线相对于所述第二方向以大约45度的角度延伸。
18. 根据权利要求11所述的方法，其中，形成所述第一栅极图案和第二栅极图案的步骤包括在所述第一方向上，以一定间隔形成相互分离的所述第一栅极图案和第二栅极图案，每个所述间隔小于所述第一栅极图案的相应宽度和所述第二栅极图案的相应宽度。
19. 根据权利要求11所述的方法，进一步包括形成分别被电连接到所述有源柱结构的电容器。
20. 根据权利要求ll所述的方法，其中，形成所述掩埋位线的步骤包括形成每个掩埋位线，每个掩埋位线具有的宽度基本上等于所述第一有源柱结构之一的上部的直径、所述第二有源柱结构之一的上部的直径与由所述掩埋位线被电连接到的所述第一有源柱结构和第二有源柱结构所构成的所述有源柱结构的相邻偶数列和奇数列之间的距离之和。
全文摘要
本发明提供一种半导体存储器器件和制造半导体器件的方法。该半导体存储器器件，包括第一有源柱结构和第二有源柱结构，所述第一有源柱结构和第二有源柱结构在衬底的上部处突出；掩埋位线，所述掩埋位线中的每个在第一方向上延伸；以及第一栅极图案和第二栅极图案，所述第一栅极图案和第二栅极图案中的每个在第二方向上延伸。第一有源柱结构和第二有源柱结构分别占据奇数行和偶数列行。第一有源柱结构和第二有源柱结构还分别占据偶数列和奇数列。第二有源柱结构的列在第二方向上与第一有源柱结构的列偏移。每个掩埋位线被连接到占据偶数列之一的第一有源柱结构的下部，并且连接到占据相邻奇数列之一的第二有源柱结构的下部。
文档编号H01L21/8242GK101783348SQ20101000459
公开日2010年7月21日 申请日期2010年1月19日 优先权日2009年1月19日
发明者吴容哲, 郑铉雨, 金冈昱, 金熙中, 金铉琦 申请人:三星电子株式会社