专利名称：隔离结构的制法的制作方法
技术领域：
本发明涉及集成电路的制法，尤其涉及一种具有隔离结构的电子元件的制法。
背景技术：
因为集成电路的元件日趋缩小，使得有源区域的宽度与间距(pitch)也随之缩 小。因此，传统的硅局部氧化隔离结构(local oxidation of silicon,LOCOS)逐渐地被浅 沟隔离结构(shallow trench isolation, STI)所取代。因为浅沟隔离结构(STI)较不会 产生鸟嘴型(bird's beak)特征，因此其比硅局部氧化隔离结构(L0C0S)更可行(viable)。传统的浅沟隔离结构(STI)的制法包括以下步骤形成垫氧化层(padoxide layer)于一半导体基材的上表面；形成包含氮化物的硬掩模层(hardmasklayer)于半 导体基材上，例如氮化硅，厚度约600埃；形成一开口于硬掩模层中；进行各向异性蚀刻 (anisotropic etching)，以于半导体基材中形成一沟槽；形成一热氧化衬层(thermal oxide liner)于沟槽中，且于沟槽中填充氧化硅作为绝缘体；形成一覆盖层(overburden) 于硬掩模层上。接着，进行平坦化工艺，例如化学机械研磨工艺(chemical mechanical polishing,CMP)。于后续的工艺中，硬掩模层随着垫氧化层一起被移除，其一般牵涉清除步 骤(cleaning steps)。于清除步骤的期间，氧化硅的顶部边缘(top corner)被各向异性 (isotropically)移除，而留下孔洞(void)或缺角(divot)于氧化硅填充的面积中。这是 因为于清除步骤时，使用氢氟酸(HF)，使得部分的氧化硅被蚀刻。图1显示具有缺角16的浅沟隔离结构(STI) 12。介电层14位于基材10之上， 且其中的一部分埋设于(embedded in)基材10中。缺角16于各个方面会造成问题。例 如，缺角16形成于沟槽边缘(edges)，于元件操作时会产生高电场，因此，造成元件的劣 化(degradation),例如结漏电流(junction leakage)或逆短沟道效应(reverse short channel effects) 0形成缺角的另外一个缺点在于，缺角会堆积(trap)残余的多晶硅及/ 或金属18于后续的工艺中，因此增加短路(electrical shorting)的可能性。因此，业界急需一种隔离结构的制法，其借由干式蚀刻(dry chemical)形成，且几 乎不产生缺角。
发明内容
为了解决现有技术的问题，本发明提供一种隔离结构(isolation structure) 的制法，包括以下步骤形成一垫氧化层(pad oxide layer)于一基材的上表面上；形成 一开口于该垫氧化层中，以暴露该基材的一部分；蚀刻该基材的暴露部分，以形成一沟槽 (trench)于该基材中；用绝缘体(insulator)填充该沟槽；将该垫氧化层的一表面与该绝 缘体的一表面暴露于一气相混合物(vapormixture)，其中该气相混合物包括至少一氨气 (NH3)与一含氟的化合物；以及于温度约100°C 200°C的条件下加热该基材。本发明的方法可制作几乎不存在缺角的绝缘结构。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下
图1为一剖面图，用以说明公知具有缺角的浅沟隔离结构(STI)。图2a 图2h为一系列剖面图，用以说明本发明一优选实施例制作隔离结构的中 间工艺阶段。图3为一剖面图，用以说明一电子元件具有由图2a 图2h制得的隔离结构。图4a 图4c为一系列剖面图，用以说明本发明另一优选实施例制作隔离结构的 中间工艺阶段。其中，附图标记说明如下10 基材12 浅沟隔离结构(STI)14 介电层16 缺角(divots)18 金属20 基材22、22a 垫氧化层24、24a 硬掩模层26 开口28 沟槽30、30a、30b、30c 绝缘体32 气相蚀刻工艺33 第一隔离结构34 牺牲氧化层36 气相蚀刻工艺38 第二隔离结构400 金属氧化物半导体(MOS)晶体管402 源极/漏极404 栅极介电层406 栅极408 间隙壁
具体实施例方式以下特举出本发明的实施例，并配合所附附图作详细说明。以下实施例的元件和 设计是为了简化本发明，并非用以限定本发明。举例而言，说明书中提及形成第一特征位于 第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征 与第二特征之间另外有其他特征的实施例，因此，第一特征与第二特征并非直接接触。此 外，本发明于各个实施例中可能使用重复的参考符号及/或用字。这些重复符号或用字是 为了简化与清晰的目的，并非用以限定各个实施例及/或所述结构之间的关系。
图2a至图2h显示本发明的电子元件的制作过程中，形成隔离结构于各个工艺阶 段的剖面图。请参见图2a，提供一基材20。于一实施例中，基材20包括结晶结构的硅基材 (例如晶片)。基材20的另外例子可包括其他元素半导体，例如锗或钻石。另外，基材20 可包括化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenide)、砷化 铟(indium arsenide)或磷化铟(indium phosphide)。基材20可视设计的需要，包括各种 掺杂结构(也即，P型基材或η型基材)。另外，于一些实施例中，基材20可包括一外延层 (印ilayer)，为了增强性能表现，其可以是应变力的(strained)基材，及/或可包括绝缘层 上覆娃结构(silicon-on-insulator, SOI) 请继续参见图2a，一垫氧化层22形成于基材20的上表面上。于一些实施例中， 垫氧化层22较佳为由热氧化工艺形成的氧化硅，具有厚度为约80-150埃。例如，垫氧化 层22可用快速热氧化工艺(rapid thermal oxidation，RT0)，或包括氧气的传统退火工 艺(annealing poocess)制得。硬掩模层24形成于垫氧化层22之上，其材料例如氮化硅 或氮氧化硅层。硬掩模层24可由例如化学气相沉积法(CVD)或低压化学气相沉积法(low pressure CVD，LPCVD)沉积而得。于一些实施例中，硬掩模层24的厚度较佳为约600-1500 埃。请参见图2b，于形成硬掩模层24之后，一图案化光敏感层(图中未显示)形成于 硬掩模层24之上。可进行反应离子蚀刻(reactive ion etching, RIE)或高密度等离子体 (high density plasma,HDP)工艺，以各向异性蚀刻(anisotropically etch)穿过硬掩模 层24与垫氧化层22，以于硬掩模层24a与垫氧化层22a中形成开口 26，且暴露基材20的 一部分。请参见图2c，于硬掩模层24a与垫氧化层22a中形成开口 26后，蚀刻基材20的暴 露部分，以于基材20中形成具有预定深度300-3000埃的沟槽28。于一些实施例中，沟槽 28具有斜的侧壁，且较佳于具有角度约80° 90°的圆形顶部边缘与圆形底部边缘，以减 少应力(stress)。当沟槽28形成之后，剥除图案化光敏感层。请参见图2d，形成沟槽28之后，一衬层(liner layer)(图中未显示)大体上顺 应性地形成于基材20上，且沿着沟槽28的侧壁。衬层由热氧化工艺(thermaloxidation process)或化学气相沉积工艺(CVD)制得，其为介电层(例如，氧化层、氮化层、氮氧化层或 上述的组合)。于至少一实施例中，衬层的厚度为约30-200埃。于一些实施例中，形成衬层 的目的在于减少上述开口-蚀刻工艺(opening-etch process)过程中对沟槽28的表面造 成伤害。于一些实施例中，并不使用衬层。请继续参见图2d，形成衬层之后，一绝缘体(insulator) 30形成于衬层之上，且 填充沟槽28与开口 26。例如，绝缘体30的沉积厚度为约4000-8000埃。绝缘体30，例 如是一氧化层，由化学气相沉积工艺(CVD)制得，例如高密度等离子体化学气相沉积工艺 (HDP CVD)或次常压化学气相沉积法(SACVD)。于一些实施例中，绝缘体30包括一高密度 等离子体化学气相沉积氧化层。绝缘体30于压力小于约lOmTorr、温度约500 1000°C 的条件下，使用硅烷(silane)与氧气作为反应前驱物(precursor)制得。于其他实施例 中，绝缘体30包括一次常压未掺杂硅玻璃层(aub-atmospheric undoped-siliconglass, SAUSG)。绝缘体30于压力约500 700torr，温度约500 600°C的条件下，使用四乙氧 基硅烷(tetraethoxysilane，TE0S)与臭氧(O3)作为反应前驱物沉积而得。于这些实施例中，使用次常压未掺杂硅玻璃层(SAUSG)，臭氧与四乙氧基硅烷(TEOS)的流量比(flow rate ratio)为约2 20。较佳的流量比为约5或更多。于一些实施例中，臭氧与四乙氧基 硅烷(TEOS)的流量较低(例如，约4)可能会造成一空隙(seam)存在于绝缘体30中。例 如，如果沟槽28未完全填充之前，即封闭沟槽28的顶部，则反应试剂臭氧与四乙氧基硅烷 (TEOS)会被留在绝缘体30形成于沟槽28的两边侧壁上的较低区域中。臭氧与四乙氧基 硅烷(TEOS)的流量比于绝缘体30可能会造成空隙(seam)，端视沟槽28的深宽比(深度/ 宽度)(aspect ratio)与形状而定。本领域普通技术人员，可以依据上述的说明书，借由调 整臭氧与四乙氧基硅烷(TEOS)的流量比，轻易地达成所需的介电层。请继续参见图2d，于沟槽28与开口 26中形成绝缘体30之后，进行一退火工艺 (anneal process)以增加绝缘体30的密度。于退火工艺之后，会使得衬层(图中未显示) 与绝缘体30之间的界面消失。退火工艺，例如，可于一火炉(furnace)中，一快速热处理工 艺(rapid thermal process, RTP)系统或其他热处理系统进行，以对绝缘体30进行热处理 而得到所需的薄膜品质。于一些实施例中，退火工艺可于温度约1000°C下进行约20秒，于 含有氮气、惰性气体、或其他大体上不会与绝缘体30反应的气体的快速热处理工艺(RTP) 系统下进行。请参见图2e，进行平坦化工艺，例如化学机械研磨工艺(CMP)，以移除位于硬掩模 层24a之上的一部分绝缘体30，以暴露硬掩模层24a，因此留下一绝缘体30a分别地填充沟 槽28与开口 26。硬掩模层24a可作为停止层，使得平坦化工艺停止于硬掩模层24a之上。 于一些实施例中，绝缘体30a的上表面大体上与硬掩模层24a共平面。请参见图2f，平坦化工艺之后，借由湿式化学蚀刻工艺移除硬掩模层24a，例如将 基材20浸泡于热磷酸(H3PO4)中，以暴露垫氧化层22a的上表面。因为湿式化学蚀刻工艺 对于氮化物比对于氧化物具有较高的蚀刻选择性，因此，移除硬掩模层24a的速度会快于 绝缘体30a。因此，残余的绝缘体30a突出于垫氧化层22a的上表面上。请参见图2g，于硬掩模层移除之后，借由一气相蚀刻工艺(vapor phaseetching process) 32移除垫氧化层22a，此工艺为干式蚀刻工艺。气相蚀刻工艺32起始于 将图2g的结构放到一密闭反应腔体中，其中使用气相反应剂以进行一自我控制蚀 刻反应(self-limiting etch)，可借由控制反应腔体中的参数对自我控制蚀刻反应 (self-limiting etch)作调整。于一些实施例中，气相蚀刻工艺32包括一气相混合物，包 括至少一氨气(NH3)与含氟化合物，以分别作为催化剂与蚀刻剂。于一些实施例中，含氟化 合物包括氟化氢(HF)或三氟化氮(NF3)。气相蚀刻工艺32为一多步骤工艺。于一反应腔体中，含氟化合物与氨气的气相混 合物的毯覆的吸收反应性薄膜(blanket adsorbed reactant film)可形成于垫氧化层22a 与绝缘体30a的上表面上，于压力约0. ImTorr IOmTorr,温度约20°C 40°C的条件下进 行。吸收反应性薄膜(adsorbed reactant film)可与垫氧化层22a的上表面反应与接触， 以形成一第一压缩与固态反应产物(first condensed and solid reaction product)于 吸收反应薄膜之下。吸收反应性薄膜(adsorbed reactant film)可与绝缘体30a的上表面 反应与接触，以形成一第二压缩与固态反应产物(second condensed and solid reaction product)于吸收反应薄膜之下。于一些实施例中，在反应腔体内，由含氟化合物与氨气前驱 物组成的等离子体(plasma)会产生反应自由基(reaction radicals)。这些反应自由基会与垫氧化层22a的上表面反应，以形成第一压缩与固态反应产物。这些反应自由基会与绝 缘体30a的上表面反应，以形成第二压缩与固态反应产物。接着，当反应腔体的温度加热至100°C 200°C时，可从腔体中排除(pumpout)第 一压缩与固态反应产物与第二压缩与固态反应产物的升华产物(sublimation products)。 于一些实施例中，当反应腔体的温度加热至100°C 200°C时，一载体气体(carrier gas) 流经基材20上，以从腔体中移除第一压缩与固态反应产物与第二压缩与固态反应产物。此 载体气体可以是任何惰性气体。于一些实施例中，载体气体较佳包括氮气(N2)、氦气(He) 或氩气(Ar)。于一些实施例中，当基材20被移送到另一个加热腔体内，此加热腔体内的加 热温度为约100°C 200°C，以从反应腔体中排除(pump out)第一压缩与固态反应产物与 第二压缩与固态反应产物的升华产物(sublimation products)。于又一些实施例中，当基 材20被移送到另一个加热腔体内，此加热腔体内的加热温度为约100°C 200°C，一载体气 体流经基材20上，以从加热腔体中移除第一压缩与固态反应产物与第二压缩与固态反应 产物。载体气体可以是任何的惰性气体。惰性气体较佳包括氮气(N2)、氦气(He)或氩气 (Ar)。将垫氧化层22a的表面与绝缘体30a的表面暴露于气体混合物的步骤中，绝缘体30a 与垫氧化层22a的移除速率比例小于约0. 9。另言之，绝缘体30a移除速率小于垫氧化层 22a移除速率的90%。此反应会持续到所有的垫氧化层22a被移除，然而只有位于基材20 上的一部分绝缘体30a被移除。因此，气相蚀刻工艺32的最后，如图2h所示，绝缘体30a 几乎没有任何残留的缺角(divot)，因此，可作为电子元件之间的第一绝缘结构33。此第一 绝缘结构33部分地突出(protrude)于基材20上表面之上，几乎没有任何缺角存在。于一些实施例中，气相混合物包括氟化氢(HF)与氨气(NH3)。于气相混合物中，氟 化氢(HF)对氨气(NH3)的比率为约0. 1 10，较佳为3单位的氟化氢对1单位的氨气。于 其他实施例中，气相混合物包括三氟化氮(NF3)与氨气(NH3),其中三氟化氮(NF3)对氨气 (NH3)的比率为约0. 1 10，较佳为1单位的三氟化氮比上1单位的氨气。请参见图3，一电子元件(例如金属氧化物半导体(metal-oxide-semiconductor， M0S)晶体管400)形成于基材20的一部分上且相邻于隔离结构33。金属氧化物半导体 (MOS)晶体管400的制作方法为本领域普通技术人员所熟知，在此不再赘述。金属氧化物 半导体(MOS)晶体管400包括源极/漏极402形成于基材20的一部分上，具有栅极介电层 404与栅极电极406的栅极依序形成于基材20上，以及一间隙壁408分别位于栅极堆叠结 构的两边侧壁上。于一些实施例中，电子元件包括宽度小于32nm的栅极，于一些实施例中，栅极介电层404可包括氧化硅、氮氧化硅、高介电常数(high-k) 介电层或上述的组合。高介电常数(high-k)介电层可包括氧化铪(Hf02)、氧硅化铪 (HfSiO)、氮氧硅化铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、 金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅 酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆(zirconium silicate)、铝酸锆(zirconium aluminate)、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、氧化铪-氧化铝(hafnium dioxide-alumina, HfO2-Al2O3)合金、其他适合的高介电常数(high-k)材料、及/或上述的 组合。栅极介电层404还可包括一界面层(interfacial layer)，用以减少栅极介电层404 与基材20之间的伤害。界面层可包括氧化硅。于一些实施例中，栅极电极406可包括一多晶硅栅极或金属栅极。金属栅极可包括一或多层，例如钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、碳化钽(TaC)、氮硅化钽 (TaSiN)、钨(W)、氮化钨(WN)、氮化钼(MoN)、氮氧化钼(MoON)、氧化钌(Ru02)、及/或上述 的组合。金属栅极可包括一或多层，是由物理气相沉积法(PVD)、化学气相沉积法(CVD)、 原子层沉积法(ALD)、电镀(plating)、及/或其他适合工艺形成的。金属栅极可由前栅极 (gate-first)工艺或后栅极(gate-last)工艺制得。图4显示本发明的隔离结构的另一实施例的各个工艺阶段的剖面图。如图2h所 示的一实施例，于气相蚀刻工艺32结束之前，图2g的垫氧化层22a已被移除。请参见图 4a，为了减少相邻于绝缘结构33的部分基材20被垫氧化层22a蚀刻工艺移除时所造成的 伤害，接着，于加热步骤之后，形成一牺牲氧化层34于相邻于第一绝缘结构33的部分基材 20上，但是不形成于第一绝缘结构33之上。牺牲氧化层34可大体上类似如图2a所示的 垫氧化层22。牺牲氧化层34可由热氧化工艺形成的氧化硅所组成，其厚度为约80 150 埃。举例而言，牺牲氧化层34可由快速热氧化工艺(rapid thermal oxidation, RT0)或公 知包含氧气的退火工艺制得。请参见图4b，接着形成牺牲氧化层34。牺牲氧化层34被一气相蚀刻工艺36所 移除，此气相蚀刻工艺36为干式蚀刻工艺，且大体上类似于图2g的气相蚀刻工艺32。气 相蚀刻工艺36起始于将基材20放到一密闭反应腔体中，其中使用气相反应剂以进行一自 我控制的蚀刻(self-limiting etch)，可借由控制反应腔体中的参数对自我控制的蚀刻 (self-limiting etch)作调整。于一些实施例中，应用于本发明的气相蚀刻工艺36包括一 气相混合物，其包括至少一氨气(NH3)与含氟化合物，以分别作为催化剂与蚀刻剂。于一些 实施例中，含氟化合物包括氟化氢(HF)或三氟化氮(NF3)。气相蚀刻工艺36为一多步骤工艺。首先，于一反应腔体中，含氟化合物与氨气的 气相混合物的毯覆的吸收反应性薄膜(blanket adsorbed reactantfilm)可形成于牺牲 氧化层34与绝缘体30b的上表面上，于压力约0. lmTorr lOmTorr，温度约20°C 40°C 的条件下进行。吸收反应性薄膜(adsorbed reactantf ilm)可与牺牲氧化层34的上表面 反应与接触，以形成一第一压缩与固态反应产物(first condensed and solid reaction product)于吸收反应薄膜之下。吸收反应性薄膜(adsorbed reactant film)可与绝 缘体30b的上表面反应与接触，以形成一第二压缩与固态反应产物(second condensed and solid reaction product)于吸收反应薄膜之下。于一些实施例中，于反应腔体内， 由含氟化合物与氨气前驱物组成的等离子体(plasma)中会产生反应自由基(reaction radicals)。这些反应自由基会与牺牲氧化层34的上表面反应，以形成第一压缩与固态反 应产物。这些反应自由基会与绝缘体30b的上表面反应，以形成第二压缩与固态反应产物。接着，当反应腔体的温度加热至100°C 200°C时，可从腔体中排除(pumpout)第 一固态反应产物与第二固态反应产物的升华产物(sublimationproducts)。于一些实施 例中，当反应腔体的温度加热至100°C 200°C时，一载体气体流经基材20上，以从腔体中 移除第一固态反应产物与第二固态反应产物。此载体气体可以是任何惰性气体。于一些 实施例中，载体气体较佳包括氮气(N2)、氦气(He)或氩气(Ar)。于一些实施例中，当基材 20被移送到另一个加热腔体内，此加热腔体内的加热温度为约100°C 200°C，以从反应腔 体中排除(pump out)第一固态反应产物与第二固态反应产物的升华产物(sublimation products)。于又一些实施例中，当基材20被移送到另一个加热腔体内，此加热腔体内的加热温度为约100°c 200°C，一载体气体流经基材20之上，以从加热腔体中移除第一固态反 应产物与第二固态反应产物。载体气体可以是任何的惰性气体。惰性气体较佳包括氮气 (N2)、氦气(He)或氩气(Ar)。将牺牲氧化层34的表面与绝缘体30b的表面暴露于气体混 合物的步骤中，绝缘体30b与牺牲氧化层34的移除速率比例小于约0. 9。另言之，绝缘体 30b移除速率小于牺牲氧化层34移除速率的90%。此反应会持续到所有的牺牲氧化层34 被移除，然而只有位于基材20上的一部分绝缘体30b被移除。因此，于图4c中，气相蚀刻 工艺36的最后，绝缘体30c几乎没有任何残留的缺角(divot)，因此，可作为电子元件之间 的第二绝缘结构38。此第二绝缘结构38部分地突出(protrude)于基材20上表面之上。 接着参见图3，一电子元件(例如金属氧化物半导体晶体管(MOS transistor)400)可形成 于基材的一部分上，且相邻于几乎没有缺角的第二绝缘结构38。于一些实施例中，气相混合物包括氟化氢(HF)与氨气(NH3)。于气相混合物中，氟 化氢(HF)对氨气(NH3)的比率为约0. 1 10，较佳为3单位的氟化氢对1单位的氨气。于 其他实施例中，气相混合物包括三氟化氮(NF3)与氨气(NH3)，其中三氟化氮(NF3)对氨气 (NH3)的比率为约0. 1 10，较佳为1单位的三氟化氮对1单位的氨气。因此，本发明的方 法可制作几乎不存在缺角(divot)的绝缘结构。虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明 的保护范围当视所附的权利要求所界定的范围为准。
权利要求
一种隔离结构的制法，包括以下步骤形成一垫氧化层于一基材的上表面上；形成一开口于该垫氧化层中，以暴露该基材的一部分；蚀刻该基材的暴露部分，以形成一沟槽于该基材中；用绝缘体填充该沟槽；将该垫氧化层的一表面与该绝缘体的一表面暴露于一气相混合物，其中该气相混合物包括至少一氨气与一含氟的化合物；以及于温度约100℃～200℃的条件下加热该基材。
2.如权利要求1所述的隔离结构的制法，其中该隔离结构部分地突出于该基材的上表
3.如权利要求1所述的隔离结构的制法，其中该含氟化合物包括氟化氢或三氟化氮。
4.如权利要求1所述的隔离结构的制法，其中该气相混合物包括氟化氢或三氟化氮。
5.如权利要求4所述的隔离结构的制法，其中该气相混合物包括3单位氟化氢对1单 位三氟化氮的比例。
6.如权利要求1所述的隔离结构的制法，其中该气相混合物包括三氟化氮与氨气。
7.如权利要求6所述的隔离结构的制法，其中该气相混合物包括1单位三氟化氮对1 单位氨气的比例。
8.如权利要求1所述的隔离结构的制法，其中将该垫氧化层的表面与该绝缘体的表面 暴露于该气相混合物，是于压力约0. ImTorr lOmTorr、温度约20°C 40°C的条件下进行。
9.如权利要求1所述的隔离结构的制法，其中加热该基材的同时，通入一载体气体至 该基材上。
10.如权利要求9所述的隔离结构的制法，其中该载体气体包括氮气、氦气、氩气或上 述的组合。
全文摘要
本发明提供一种隔离结构(isolation structure)的制法，且特别是有关于一种不存在缺角(divot)的隔离结构的电子元件。此种隔离结构的制法，包括以下步骤形成垫氧化层(pad oxide layer)于基材的上表面上；形成开口于垫氧化层中，以暴露基材的一部分；蚀刻基材的暴露部分，以形成沟槽(trench)于该基材中；用绝缘体(insulator)填充沟槽；将垫氧化层的一表面与绝缘体的一表面暴露于气相混合物(vapor mixture)，其中气相混合物包括至少氨气(NH3)与含氟的化合物；以及于温度约100℃～200℃的条件下加热基材。本发明的方法可制作几乎不存在缺角的绝缘结构。
文档编号H01L21/762GK101980358SQ20101015858
公开日2011年2月23日 申请日期2010年4月7日 优先权日2009年4月7日
发明者林志忠, 林志翰, 林毓超, 林益安, 连浩明, 陈嘉仁 申请人:台湾积体电路制造股份有限公司