专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体地，涉及在SOI (Semiconductor On hsulator，绝缘体上半导体)衬底上形成的用作非挥发性存储单元(NVM)的FinFET (鳍式场效应晶体管)。
背景技术：
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET) 的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。在MOSFET的尺寸按比例缩小时，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。常规的平面MOSFET包括由栅电极、栅介质层和半导体层构成的三明治结构，在半导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源/漏区。在源/漏区上可以形成硅化物层，利用通孔将硅化物层与源/漏电极相连，从而减小了器件的寄生电阻和寄生电容。平面MOSFET受到短沟道效应的不利影响，导致器件的阈值电压随沟道长度的变化而波动。为了抑制短沟道效果，在Chenming Hu等人的美国专利US6，413，802中公开了在 SOI上形成的FinFET，包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各个侧面上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。然而，在常规的FinFET中，由于在源/漏区之间存在着与源/漏区平行延伸的栅极，并且源/漏区与栅极之间的距离很近，因此在源/漏区和栅极之间存在着电容耦合，导致了寄生电阻和寄生电容较大的问题。源/漏区和栅极之间的电容耦合限制了器件设计的自由度。如果希望减小寄生电阻，则需要增加源/漏区的厚度。然而，源/漏区厚度的增加将导致源/漏区与栅极之间的耦合面积增加，从而导致寄生电容的增加，反之亦然。因此，本领域的技术人员还不能利用常规的FinFET结构实现寄生电阻和寄生电容的同时减小。结果，在常规的FinFET中，由于时间常数RC的值较大而导致延迟增加，进而降低了器件的开关速度。本发明人在美国专利US7，087，952提出了使用FinFET的一种NVM，其中每一个 FinFET包括位于半导体鳍片一侧上的控制栅极以位于半导体鳍片相对的另一侧上的浮栅。 在浮栅型存储器中，电荷从衬底隧穿通过第一栅介质层，到达并储存在浮栅中，在未供电的情况下仍然可以保存。电荷的数量影响FinFET的阈值电压(Vth)，从而可以区分逻辑值1 或0。本发明人在美国专利US7，619，276提出了使用FinFET的另一种NVM，其中每一个 FinFET包括位于半导体鳍片一侧上的浮栅，以及位于半导体鳍片两侧上的控制栅极，并且沿着鳍片延伸方向的控制栅极长度大于浮栅长度。然而，在上述使用FinFET的NVM中，仍然存在着常规的FinFET中的问题。由于在源/漏区和栅极之间存在着电容耦合，使得NVM的存取速度较低。
发明内容
本发明的目的是提供一种能够抑制短沟道效应并提高存取速度的NVM器件。本发明的另一目的是进一步提供利用应力提高器件性能的NVM器件。根据本发明的一方面，提供一种半导体器件，包括S0I衬底；半导体鳍片，形成于 SOI衬底上，鳍片包括立于SOI衬底表面相对的第一侧面和第二侧面，第二侧面相对于第一侧面的中间位置具有凹槽，凹槽背离第一侧面开口 ；沟道区，形成于鳍片上第一侧面与第二侧面的凹槽之间；源区和漏区，形成于鳍片上沟道区的两侧；栅堆叠，与鳍片的第一侧面邻接形成在SOI衬底上；其中，栅堆叠包括第一栅介质层，背离第一侧面且与沟道区邻接形成；第一导体层，背离第一侧面且与第一栅介质层邻接形成；第二栅介质层，背离第一侧面且与第一导体层的侧面邻接形成；第二导体层，背离第一侧面与第二栅介质层的侧面邻接形成。根据本发明的另一方面，提供了一种制造半导体器件的方法，包括提供SOI衬底；在SOI衬底上形成半导体鳍片，鳍片包括立于SOI衬底表面且相对的第一侧面和第二侧面；在SOI衬底上形成栅堆叠，包括背离第一侧面且与沟道区邻接形成第一栅介质层； 背离第一侧面且与第一栅介质层邻接形成第一导体层；背离第一侧面且与第一导体层的侧面邻接形成第二栅介质层；背离第一侧面与第二栅介质层的侧面邻接形成第二导体层；在鳍片两端形成源区和漏区；在鳍片上与第二侧面邻接的位置进行刻蚀使得第二侧面形成凹槽，凹槽相对于第一侧面的中间位置且背离第一侧面开口，则在第一侧面与凹槽之间形成了沟道区。该半导体器件用作NVM，其中栅堆叠中的第一导体层用作存储电荷的浮栅，第二导体层用作控制栅。应当注意，本发明的半导体器件包含半导体鳍片，但其结构不同于常规的FinFET， 因为其栅极仅设置在鳍片的一个侧面上并背离鳍片延伸，而常规的FinFET设置成双栅结构并包围鳍片的中间部分的沟道区。而且，源/漏区设置在鳍片的两端，朝着与栅极的延伸方向相反的方向延伸。在本发明的半导体器件中没有包括在源/漏区之间与源/漏区平行延伸的栅极， 因此不存在源/漏区与栅极之间的电容耦合，从而减小了寄生电容。进一步地，本发明的半导体器件允许通过使用较厚的源/漏区而减小寄生电阻。由于源区和漏区的厚度大于沟道区，能够减小载流子的传导路径长度，从而进一步减小与寄生电容和寄生电阻有关的寄生作用。另外，还可以在源/漏区中形成应力层，用来增加沟道区的应力，能够提高载流子的迁移率，从而进一步提高器件的开关速度。为了有效地控制短沟道效应，自对准沟道区非常薄约为5-40nm。并且，在优选的工艺中，利用超陡后退阱(SSRW)工艺进一步减小了沟道区的厚度。即使仅在沟道的一侧设置栅极，沟道区仍然可以受到栅极的完全控制，从而减小了短沟道效应的影响。
在最佳的实施例中，利用鳍片结构的沟道区抑制了沟道效应，利用沿相反方向背离鳍片延伸的栅极、源/漏区减小了寄生电容和寄生电阻，同时利用应力层提高了沟道区中载流子的迁移率。因而，本发明的半导体器件提高了 NVM的存取速度和阈值电压，并且还降低了器件的功耗。
图IA和IB是示意性说明根据本发明的半导体器件的结构的三维透视图和俯视图，线A-A'、1-1’和2-2’表示以下截面图的截取位置。图2-9是根据本发明的制造半导体器件的方法的各个步骤所形成的半导体结构沿A-A'线的截面图，其中示出了形成鳍片区域和栅极区域的各个步骤。图10-16是根据本发明的制造半导体器件的方法的后续步骤所形成的半导体结构沿1-1'线的截面图，其中示出了形成源/漏区的各个步骤。图17-18是根据本发明的制造半导体器件的方法的后续步骤所形成的半导体结构沿A-A'线的截面图，其中示出了形成沟道区的各个步骤。图19A、19B、20A、20B分别是根据本发明的制造半导体器件的方法的后续步骤所形成的半导体结构沿A-A'线和2-2'线的截面图，其中示出了在源/漏区和栅极上形成硅化物层的各个步骤。
具体实施例方式以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。作为初始结构的SOI衬底例如包括绝缘体上硅、绝缘体上硅锗、以及绝缘体上的半导体材料叠层。该半导体材料叠层例如包括III-V族半导体，如GaAs、InP, GaN, SiC0 栅极导体层可以是金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体。导体层的材料为 I^aC、TiN、TaTbN, TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax, NiTax, MoNx, TiSiN、TiCN、TaAlC、TiAIN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx 和所述各种金属材料的组合。栅介质层可以由SiO2或介电常数大于S^2的高k材料或其他材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括Si02、HfO2,ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括 LaAlO3,钛酸盐例如包括SrTiO3,氧氮化物例如包括SiON。并且，栅介质层不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅介质层的材料。图IA和IB是示意性说明根据本发明的半导体器件的结构的三维透视图和俯视图。图IB中的线A-A'、1-1’、2-2’表示截面图的截取位置，其中线A-A’垂直于沟道长度方向并经过栅极，线1-1’沿着沟道长度方向并经过沟道区，线2-2’沿着沟道长度方向并经过源/漏区之间的绝缘材料填充物。为了说明的方便起见，将图IB中鳍片的左侧侧面称为第一侧面，右侧侧面称为第二侧面。第二侧面与第一侧面中间相对的位置处具有凹槽，凹槽背离第一侧面开口。如图IA和IB所示，在SOI衬底上形成了半导体器件100，包括位于半导体鳍片的中间部分的沟道区11、位于其两端的源区12和漏区13、设置在鳍片的第一侧面上的栅堆叠，包括第一栅介质层16、第一导体层17、第二栅介质层18和第二导体层19，以及用于填充鳍片的第二侧面中的凹槽的绝缘材料填充物。其中，第一侧面和第二侧面为立于SOI衬底上且相对的两个侧面，这两个侧面的方向可以基本垂直于SOI衬底。该半导体器件100用作NVM，其中栅堆叠中的第一导体层17用作存储电荷的浮栅， 第二导体层19用作控制栅。栅堆叠包括第一栅介质层16，背离第一侧面且与沟道区11邻接形成；第一导体层17，背离第一侧面且与第一栅介质层16邻接形成；第二栅介质层18，背离第一侧面且与第一导体层17的侧面邻接形成；第二导体层19，背离第一侧面与第二栅介质层18的侧面邻接形成。具体地，鳍片由SOI衬底中的SOI层形成。第二侧面的凹槽内填充有绝缘材料，例如Si3N4。沟道区位于第一侧面与第二侧面的凹槽之间，沟道区厚度很薄，例如在约5-40nm的范围内。该厚度与常规的FinFET中的沟道区的厚度相近，并可以采用类似的自对准工艺形成。本发明人发现，尽管未采用双栅结构，但如果沟道区的厚度在上述范围，位于鳍片第一侧面的栅极仍然可以作用在整个沟道区上，从而抑制短沟道效应。优选地，该半导体器件还包括用于向源区12和漏区13施加应力的应力层 (stressor) 14和15。应力层14和15分别与源区12和漏区邻接，并且接触面积尽可能大， 使得应力层14和15与源区12和漏区13的接触电阻最小。如图IA和IB所示，源区12和漏区13为台阶形状，应力层14和15位于台阶部分中，从而应力层14和15的一个侧面及底部与源区12和漏区13接触。应力层14和15的材料应当能够在沟道区中产生有利于提高晶体管性能的应力。 当形成的器件是nMOSFET时，应力层14和15应当向沟道区施加沿源/漏极方向的拉应力， 以提高作为载流子的电子的迁移率。相反，当晶体管是PMOSFET时，应力层14和15应当向沟道区施加沿源/漏极方向的压应力，以提高作为载流子的空穴的迁移率。应当注意，在图IA和IB所示的半导体器件结构的实例中，应力层14、15分别位于源区12与源极接触(未示出)、漏区13与漏极接触(未示出)之间的导电路径上，因此应力层14、15还应当是导电性的。对于η型M0SFET，可以采用掺As或P的Si C材料，而对于 P型M0SFET，可以采用掺杂B或h的SiGe材料。
7
在图IA和IB中没有示出源区12、漏区13及栅极导体19上方的附加层和部分，例如栅极的侧墙、硅化物层、源极接触、漏极接触和栅极接触、层间绝缘层、在层间绝缘层中形成的通孔以及钝化层等。在下文描述制造该半导体器件的步骤中，将说明与该半导体器件密切相关的一些附加层和部分，但省去了对本领域公知的那些附加层和部分(如源极接触、漏极接触和栅极接触)的详细描述。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。参见图2，本发明的制造半导体器件的方法开始于SOI衬底，SOI衬底是包括底部衬底21、BOX (Buried Oxide，埋氧层)22和顶部半导体层23的叠层。通过已知的淀积工艺，如PVD、CVD、原子层淀积、溅射等，在SOI晶片上依次外延生长(ie含量约为5-15%、厚度约为3-20nm的SiGe层M和厚度约为30_100nm的Si层25。 Si层25可以在单独的淀积步骤中形成，也可以在外延生长SiGe层M之后通过使用Si靶或前体原位形成。然后，通过原子层淀积、磁控溅射或其他方法，在Si层25上形成厚度约为3-lOnm 的HfO2层沈。参见图3，通过包括曝光和显影步骤的常规光刻工艺，在HfO2层沈上形成了条形的光抗蚀剂图案27。参见图4，利用光抗蚀图案27作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀或其他方法，去除HfO2层^、Si层25、SiGe层M的一部分，形成HfO2层26、Si层25、SiGe层24的构图的叠层结构。如果采用反应离子蚀刻，可以分为两个步骤进行。在第一步骤，选择蚀刻气氛的气体组分，使得去除HfO2层沈和Si层25的一部分，并在SiGe层M顶部停止。在第二步骤， 通过改变蚀刻气氛的气体组分，使得去除SiGe层M的一部分，并在SOI衬底的顶部半导体层23上停止。本领域的技术人员已知在反应离子蚀刻中，可以通过改变蚀刻气氛的气体组分控制材料的选择性去除SiGe层和Si层中的一种。然后，通过在溶剂中溶解或灰化去除光抗蚀剂图案27。在构图的叠层结构和SOI衬底的顶部半导体层23的暴露部分上形成厚度约为 2-5nm的共形氧化物层28。氧化物薄层可通过已知的淀积工艺形成，如PVD、CVD、原子层淀积、溅射等。然后，首先形成共形氮化物层，然后去除该层的一部分，从而在包括HfO2层26、Si 层25、SiGe层M的叠层结构两侧形成厚度约为5-50nm的氮化物侧墙四。参见图5，通过包括曝光和显影步骤的常规光刻工艺，在图4所示的结构上形成光抗蚀剂层图案30，以遮挡左侧的侧墙以及构图的叠层结构的左侧部分。利用抗蚀剂图案30作为掩模，通过各向同性蚀刻，例如使用蚀刻剂溶液的常规湿法蚀刻，去除右侧的侧墙。替代地，可以分为三个步骤去除右侧的侧墙。在第一步骤，利用抗蚀剂图案30作为掩模，利用倾角离子注入在右侧的侧墙中注入Ge以造成缺陷。在第二步骤，通过在溶剂中溶解或灰化去除光抗蚀剂图案30。在第三步骤，通过湿法蚀刻或干法蚀刻，相对于左侧的侧墙选择性地去除右侧的侧墙。
参见图6，在去除右侧的侧墙之后，选择蚀刻气氛的气体组分，例如通过反应离子蚀刻选择性地去除氧化物层观在半导体结构的表面上暴露的部分。接着，利用氧化物层观的剩余部分、侧墙四和包括HfO2层26、Si层25、SiGe层M的叠层结构作为硬掩模，改变蚀刻气氛的气体组分，例如通过反应离子蚀刻选择性去除SOI衬底的顶部半导体层，即SOI 层的暴露部分，以自对准的方式形成半导体鳍片23’。参见图7，例如通过CVD (化学气相淀积)或ALD (原子层淀积)，在图6所示的半导体结构表面上依次形成厚度约为2-4nm的共形氧化物(如HfO2)薄层沈’、厚度约为3-lOnm 的共形金属(如TiN，金属陶瓷)层31、厚度约为5-15nm的共形氮化物层32、以及覆盖的多晶硅层33。在随后的步骤中，氧化物薄层沈‘、金属层31、氮化物层32和多晶硅层33将分别形成第一栅介质层16、第一导体层17、第二栅介质层18和第二导体层19。第一栅介质层16、第一导体层17、第二栅介质层18和第二导体层19可以参照前述的栅介质层和栅极导体的材料选择。优选地，可以对多晶硅层33进行原位掺杂以提高导电性。多晶硅层33覆盖半导体结构的整个顶部。然后，对多晶硅层33进行平面化处理 (CMP)。该平面化处理停止在氮化物层32的顶部，从而获得了半导体结构的平整表面。参见图8，通过湿法蚀刻或干法蚀刻，相对于氮化物层32选择性地去除多晶硅层 33的一部分，对多晶硅层33进行回蚀刻。然后，例如通过CVD，在半导体结构的整个表面上形成覆盖的氧化物层34。对氧化物层34进行平面化处理，该平面化处理去除氮化物层32的位于鳍片23’ 上方的一部分，并且停止在金属层31的顶部，从而获得了半导体结构的平整表面。结果，氧化物层34填充了多晶硅层33的通过回蚀刻去除的部分。然后，例如通过CVD，在半导体结构的表面上形成氮化物层35。参见图9，通过包括曝光和显影步骤的常规光刻工艺，形成条形的光抗蚀剂图案 36，用于限定器件的栅极区域。然后，利用光抗蚀剂图案36作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，依次去除氮化物层35、氧化物层34、多晶硅层33、氮化物层 32、金属层31、氧化物薄层沈’的位于鳍片23’两侧的一部分，该蚀刻在SOI衬底中的BOX 22的顶部停止。与图9所示的半导体结构沿A-A’线的截面图相对应，在图10中示出了半导体结构沿1-1'线的截面图。利用光抗蚀图案36作为掩模的蚀刻步骤获得了位于Si层25上方的氮化物层35、金属层31、氧化物薄层沈’的叠层。在上述蚀刻步骤之前或之后，通过附加的掩模形成步骤和蚀刻步骤，可以去除鳍片23’、SiGe层M和Si层25的一部分，以限定鳍片的长度。在图10中示出了由此限定的鳍片23'沿水平方向的尺寸L。参见图11，仍然利用光抗蚀剂图案36作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，依次去除Si层25和SiGe层M的一部分，该蚀刻在鳍片23’的顶部停止。结果，在鳍片23’上方形成了包括氮化物层35、金属层31、氧化物薄层 26，、Si层25、SiGe层24的多层叠层101。参见图12，通过在溶剂中溶解或灰化去除光抗蚀剂图案36。
然后，例如通过CVD，在半导体结构的整个表面上依次形成厚度约为2-5nm的共形氧化物层37和厚度约为10-20nm的共形氮化物层38。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，去除氮化物层38的一部分，该蚀刻在氧化物层37的表面停止，从而在鳍片23’和多层叠层101的两侧分别形成氮化物侧墙38。参见图13，利用多层叠层101及两侧的氮化物侧墙38作为硬掩模，通过干法蚀刻， 如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，去除氧化物层37的暴露表面及鳍片 23’的一部分半导体材料，从而在鳍片23沿长度方向(即图中的水平方向)的两端形成开口 39。在开口 39的底部保留了厚度约为IOnm的半导体材料薄层，这一半导体材料薄层即为SOI衬底中的SOI层的一部分。该蚀刻步骤是自对准的，其中开口 39的尺寸基本上由氧化物层37和氮化物侧墙 38确定。图14示出了某些实施例中的可选步骤，利用倾角离子注入从开口 39向鳍片23' 的中间部分进行晕环注入(halo implantation)。对于nMOSFET，采用B或BF2作为掺杂剂。 对于pMOSFET，采用As或P作为掺杂剂。图15示出了某些实施例中的可选步骤，利用倾角离子注入向鳍片23'的中间部分进行延伸注入(extension implantation)。对于η型M0SFET，采用As或P作为掺杂剂。 对于ρ型M0SFET，采用B或BF2作为掺杂剂。与晕环注入相比，延伸注入采用的倾角较小而能量较大，从而在延伸注入中，大多数注入的离子穿过开口 39底部的半导体材料薄层，使得该半导体材料薄层没有非晶化。可选地，可以进行适量的源/漏区离子注入。由于开口 39提供了离子注入的窗口，并且位于半导体结构的表面上的氮化物层 35、氧化物层37、氮化物侧墙38提供了硬掩模，因此上述延伸注入、晕环注入和源/漏区注入可以在原位进行，从而减少了掩模数量并简化了工艺。参见图16，对所形成的半导体结构进行退火处理，例如尖峰退火(spike anneal) 0 退火步骤用来激活通过先前的注入步骤而注入的掺杂剂并消除注入导致的损伤。经过退火处理之后，在半导体鳍片23’中的掺杂剂分布如图16中所示，在开口 39 的底部分别形成了源区12和漏区13，在与源区12和漏区13相邻的位置分别形成了源延伸区12’和漏延伸区13’，在与源延伸区12’和漏延伸区13’相邻并朝着鳍片23’的中间部分延伸的位置分别形成了源晕环区12”和漏晕环区13”。然后，通过已知的淀积工艺，如PVD、CVD、原子层淀积、溅射等，在开口 39中依次外延生长应力层40及其上的外延硅层41。由于外延生长，应力层40仅形成在开口 39底部的半导体材料薄层上，从而不需要使用额外的掩模。对于PM0SFET，应力层40的材料是Ge含量约为20-50%的SiGe并原位掺B，外延生长后，在沟道区延源漏方向产生压应力，这可以增强pMOSFET的性能。对于nMOSFET，应力层40的材料是C含量约为0. 5-2%的Si C并原位掺As或P，外延生长后，在沟道区延源漏方向产生拉应力，这可以增强nMOSFET的性能。然后，对所形成的半导体结构进行氧化处理，外延硅层41的顶部发生氧化从而形成厚度约为3-lOnm的氧化薄层37'。在应力层40的顶部形成的外延硅层41用于获得良好质量的SiO2。
参见图17，利用在图8所示的步骤中形成的氧化物层34作为硬掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，依次去除金属层31、氮化物薄层沈，、Si层25、SiGe层M、鳍片23，的一部分，该蚀刻在SOI衬底的BOX 22顶部停止，从而以自对准的方式形成开口 42。在步骤中，氧化物层观和氮化物侧墙四作为限定鳍片23’的中间位置厚度的硬掩模，也即，鳍片23’的中间位置的厚度减小到大致等于氧化物层观和氮化物侧墙四的厚度之和的数值。即在本步骤中将鳍片的中部形成凹槽，并如下文所述， 该鳍片的中间位置将用于形成沟道区11。由于蚀刻所去除的材料(即包括Si/SiGe/Si的叠层)，在沟道区中的应力进一步增加，此应力可进一步增强器件性能。在开口 42的右侧保留着包括氮化物薄层26’、金属层31、氮化物层32、多晶硅层 33、氧化物层34的一部分的叠层材料。在制造含有相同结构的多个MOSFET的集成电路时， 位于开口 42右侧的叠层材料可以作为相邻的M0SFET(未示出)的栅极区域，而开口 42中的填充材料可以起到浅沟隔离区的作用。此外，在图12所示步骤中形成的氮化物侧墙38还存在于栅堆叠的侧面上。在优选的工艺中，还可以利用超陡后退阱(SSRW)工艺进一步减小鳍片23’的厚度。该SSRW设置在鳍片23’中邻接沟道区并靠近鳍片的与邻接氮化物薄层沈’的第一侧面相对的第二侧面的位置。有关SSRW的形成工艺可参见以下文件1)G. G. Shahidi，D. A. Antoniadis and H. I. Smith, IEEE TED Vol. 36，p. 2605,19892) C. Fiegna, H. Iwai, T. Wada, M. Saito, E. Sangiorgi and B. Ricco, IEEE TED Vol. 41，p. 941，1994.3) J. B. Jacobs and D. A. Antoniadis, IEEE TED Vol. 42, p. 870,1995.4) S. E. Thompson, P. A. Packan and Μ. T. Bohr, VLSI Tech Symp.，p. 154，1996.然后，执行如下两个步骤去除左侧的侧墙38。在第一步骤，利用氧化物层34作为掩模，利用倾角离子注入在左侧的侧墙中注入Ge以造成损伤。在第二步骤，通过湿法蚀刻或干法蚀刻，相对于右侧的侧墙选择性地去除左侧的侧墙。参见图18，例如通过CVD，在半导体结构的整个表面上形成厚度约为2-5nm的共形氧化物薄层34’。然后，例如通过CVD淀积氮化物，其厚度至少能够填充开口 42。相对于氧化物层34’，选择性地回蚀刻氮化物，使得完全去除开口周围的氮化物层，仅在开口中留下氮化物填充材料43。参见图19A和19B，通过干法蚀亥IJ，如离子铣蚀亥IJ、等离子蚀亥IJ、反应离子蚀亥IJ、激光烧蚀，相对于氮化物填充材料43选择性地去除氧化物层34’的暴露部分。该蚀刻只留下氧化物层34’在已填充的开口侧壁和底部的部分，从而暴露出栅堆叠中的多晶硅层33的上表面和左侧表面，以及源极区域和漏极区域的外延硅层41的上表该蚀刻也去除了 SOI衬底的掩埋氧化物层22的一部分。参见图20A和20B，利用常规的硅化工艺，将栅堆叠中的多晶硅层33的上表面和左侧表面的一部分，以及源极区域和漏极区域的外延硅层41的至少一部分，转化为硅化物层 44，以减小栅极、源/漏极与相应的金属接触之间的接触电阻。例如，首先淀积厚度约为5-12nm的Ni层，然后在300_500°C的温度下热处理1-10 秒钟，使得多晶硅层33和外延硅层41的至少一部分形成NiSi，最后利用湿法蚀刻去除未反
11应的Ni。在完成图2-20所示的步骤之后，按照本领域公知的方法，在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成半导体器件的其它部分。以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
权利要求
1.一种半导体器件，包括SOI衬底；半导体鳍片，形成于所述SOI衬底上，所述鳍片包括立于所述SOI衬底表面相对的第一侧面和第二侧面，所述第二侧面相对于第一侧面的中间位置具有凹槽，所述凹槽背离所述第一侧面开口；沟道区，形成于所述鳍片上第一侧面与第二侧面的凹槽之间；源区和漏区，形成于所述鳍片上所述沟道区的两侧；栅堆叠，与所述鳍片的第一侧面邻接形成在所述SOI衬底上；其中，所述栅堆叠包括第一栅介质层，背离所述第一侧面且与所述沟道区邻接形成； 第一导体层，背离所述第一侧面且与所述第一栅介质层邻接形成；第二栅介质层，背离所述第一侧面且与所述第一导体层的侧面邻接形成；第二导体层，背离所述第一侧面与所述第二栅介质层的侧面邻接形成。
2.根据权利要求1所述的半导体器件，其中所述源区和漏区延伸到所述半导体鳍片上所述凹槽的两侧。
3.根据权利要求1所述的半导体器件，其中所述鳍片上的第二侧面的凹槽内填充有介质材料。
4.根据权利要求1所述的半导体器件，其中所述沟道区的厚度为5-40nm。
5.根据权利要求1所述的半导体器件，进一步包括超陡后退阱，形成于所述沟道区与所述第二侧面的凹槽之间。
6.根据权利要求1所述的半导体器件，其中所述第一导体层或第二导体层由TaC、TiN、 TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx 中的一种或多种的组合形成。
7.根据权利要求1至6中任一项所述的半导体器件还包括应力层，所述应力层设置在所述源区和漏区上，并用于向所述源区和漏区施加应力。
8.根据权利要求7所述的半导体器件，其中所述源区和漏区的形状为凹进的台阶，所述应力层设置在所述台阶部分中。
9.根据权利要求7所述的半导体器件，其中所述应力层由SiGe或Si:C形成。
10.根据权利要求1至6中任一项所述的半导体器件，其中所述源区和漏区进一步包括与所述源区和漏区邻接并朝着所述沟道区延伸的源延伸区和漏延伸区。
11.根据权利要求1至6中任一项所述的半导体器件，其中所述源区和漏区进一步包括与所述源区和漏区邻接并朝着所述沟道区延伸的源晕环区和漏晕环区。
12.根据权利要求1至6中任一项所述的半导体器件，其中所述半导体鳍片由所述SOI 衬底上的SOI层形成。
13.根据权利要求12所述的半导体器件，其中所述半导体鳍片形成在BOX层上。
14.一种制造半导体器件的方法，包括提供SOI衬底；在所述SOI衬底上形成半导体鳍片，所述鳍片包括立于所述SOI衬底表面且相对的第一侧面和第二侧面；在所述SOI衬底上形成栅堆叠，包括背离所述第一侧面且与所述沟道区邻接形成第一栅介质层；背离所述第一侧面且与所述第一栅介质层邻接形成第一导体层；背离所述第一侧面且与所述第一导体层的侧面邻接形成第二栅介质层；背离所述第一侧面与所述第二栅介质层的侧面邻接形成第二导体层； 在所述鳍片两端形成源区和漏区；在所述鳍片上与所述第二侧面邻接的位置进行刻蚀使得所述第二侧面形成凹槽，所述凹槽相对于所述第一侧面的中间位置且背离所述第一侧面开口，则在所述第一侧面与所述凹槽之间形成了沟道区。
15.根据权利要求14所述的方法，其中形成半导体鳍片包括在所述SOI衬底上构图形成叠层结构，所述叠层结构包括SiGe层、Si层和绝缘层； 在所述叠层结构的第一侧壁上形成阻挡层和氮化物侧墙；以及以所述阻挡层、氮化物侧墙、以及叠层结构为硬掩模，选择性刻蚀所述SOI衬底上的 SOI层，以形成半导体鳍片。
16.根据权利要求15所述的方法，其中，在所述鳍片上与所述第二侧面邻接的位置进行刻蚀使得所述第二侧面形成凹槽，包括以所述阻挡层、氮化物侧墙作为硬掩膜，对所述叠层结构和半导体鳍片进行刻蚀。
17.根据权利要求14所述的方法，在形成沟道区之后，进一步包括 在所述第一侧面与所述凹槽之间形成超陡后退阱。
18.根据权利要求14所述的方法，在所述鳍片两端形成源区和漏区包括在所述半导体鳍片的两端形成开口，所述开口的底部保留预定厚度的SOI层，以形成源区和漏区；
19.根据权利要求18所述的方法，进一步包括在所述开口中外延生长SiGe或Si C，从而形成应力层。
20.根据权利要求19所述的方法，在外延生长SiGe或Si C之前，该方法还包括 采用倾角离子注入，从开口向鳍片的中间部分进行延伸注入以形成延伸区。
21.根据权利要求19所述的方法，在外延生长SiGe或Si C之前，该方法还包括 采用倾角离子注入，从开口向鳍片的中间部分进行晕环注入以形成晕环区。
22.根据权利要求14至21任一项所述的方法，进一步包括在所述凹槽中填充介质材料。
全文摘要
本申请公开了一种半导体器件及其制造方法，该器件包括SOI衬底；半导体鳍片，形成于SOI衬底上，鳍片包括立于SOI衬底表面相对的第一侧面和第二侧面，第二侧面相对于第一侧面的中间位置具有凹槽，凹槽背离第一侧面开口；沟道区，形成于鳍片上第一侧面与第二侧面的凹槽之间；源区和漏区，形成于鳍片上沟道区的两侧；栅堆叠，与鳍片的第一侧面邻接形成在SOI衬底上；其中，栅堆叠包括第一栅介质层，背离第一侧面且与沟道区邻接形成；第一导体层，背离第一侧面且与第一栅介质层邻接形成；第二栅介质层，背离第一侧面且与第一导体层的侧面邻接形成；第二导体层，背离第一侧面与第二栅介质层的侧面邻接形成。本发明的实施例适用于FinFET的制造。
文档编号H01L29/10GK102315265SQ201010223470
公开日2012年1月11日 申请日期2010年6月30日 优先权日2010年6月30日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所