专利名称：一种半导体器件的制造方法
技术领域：
本发明涉及纳米半导体器件技术领域，尤其涉及一种高k栅介质/金属栅结构半导体器件的替代栅制备方法，该方法采用牺牲SiO2/多晶硅栅作为假栅，经SOG平坦化和反刻工艺后，去除牺牲SiO2/多晶硅假栅结构，形成高k栅介质/金属栅堆叠。
背景技术：
40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体晶体管(MOSFET)的特征尺寸已进入亚50纳米。伴随器件特征尺寸的不断减小，如果仍采用传统的多晶硅栅，多晶硅耗尽效应将越来越严重，多晶硅电阻也将随之增大，PMOS的硼穿通现象会更加显著，这些障碍将严重限制器件性能的进一步提高。为了克服以上困难，工业界开始采用高介电常数栅介质/金属栅结构代替传统的氧化硅/多晶硅栅结构。在高k栅介质/金属栅半导体器件的制备上，通常包括两种制备工艺一种是“先栅(gate first)”制备工艺，一种是“后栅(gate last)”制备工艺。先栅制备工艺是先制备金属栅电极后制备源/漏，其与标准CMOS工艺流程相似。其特点是工艺简单，与标准 CMOS工艺相兼容，标准CMOS工艺中常用的一些工艺在先栅工艺中也可采用，有利于节省成本，但这种方法存在一些难以克服的缺点首先是金属栅电极容易被注入源/漏的离子穿透影响器件的电学特性，其次是激活源/漏杂质的高温工艺对金属栅的功函数会有很大的影响，大部分金属栅材料在高温退火处理后其功函数会向禁带中央移动，导致器件性能的退化。后栅制备工艺，又称大马士革工艺，国际常用的后栅制备工艺是先形成高k栅介质/ 假栅结构，在完成源/漏注入与激活工艺后，通过CMP平坦化和腐蚀处理去掉假栅，形成栅槽，然后重新淀积金属栅，完成高k栅介质/金属栅半导体器件的制备。这种后栅工艺的优点是金属栅电极在源/漏激活热退火工艺之后形成，避免了高温工艺对金属栅特性的影响，使器件获得很高的稳定性和一致性，有利于形成高性能的高k栅介质/金属栅半导体器件和电路；但是这种后栅工艺也存在一定的缺点，主要是在去除假栅电极时很容易对下面的高k栅介质造成损伤，降低高k栅介质的可靠性。
发明内容
本发明的主要目的在于提供一种半导体器件的制造方法，该方法包括提供半导体衬底，并形成场隔离；在所述半导体衬底上形成牺牲栅堆叠；环绕所述牺牲栅堆叠形成侧墙；在所述牺牲栅堆叠两侧在所述半导体衬底上形成源/漏区；在所述半导体衬底上形成SiO2层，在所述SiO2层上旋涂SOG (Spin On Glass，旋转涂布玻璃介质层)，并进行反刻平坦化至所述牺牲栅堆叠顶露出；去除所述牺牲栅堆叠以在所述侧墙内形成栅槽；在所述栅槽内形成高k栅介质/金属栅堆叠堆叠。本发明提供的这种半导体器件的制造方法采用牺牲Si02/Poly-Si栅结构一方面可以有效避免先栅工艺中高温退火工艺对高k栅介质/金属栅结构电学特性的影响，另一方面可以克服高k栅介质/牺牲Poly-Si栅结构在去除牺牲Poly-Si栅的时候对高k栅介质的损伤。在具体制备工艺上，本发明采用SiA+SOG平坦化工艺，首先，采用LTO工艺形成SiO2介质层，可以实现初步的平坦化，减小栅堆叠与源/漏之间的高度差，采用SOG进一步进行平坦化，液态SOG具有很好的平坦化效果，能有效填充和减小栅堆叠与源/漏之间的高度差，达到理想的平坦化效果，SOG退火固化后会形成SW2介质层，与LTO形成的 SiO2介质层相兼容，通过与开发的SOG和S^2的干法刻蚀工艺相结合，有利于获得理想的平坦化效果。在牺牲栅堆叠的去除上，本发明提出了采用干法刻蚀、湿法腐蚀或干法刻蚀和湿法腐蚀相结合的方式去除牺牲多晶硅栅，有利于提高对下面SiO2栅介质的选择比，采用 HF+IPA+H20溶液可以降低对SiO2栅介质的腐蚀速率，便于控制，同时中和表面悬挂键，抑制自然氧化层的生长。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中
图1-11示出了根据本发明实施例制造半导体器件的流程中各步骤对应的器件结构的截面图12示出了采用本发明制备的PMOS器件的Ids - Vds特性，其中，器件的饱和电流Im 是 1. 57 X10_4A/ym ( VGS| = |VDS|=1. 5V)；
图13示出了采用本发明制备的PMOS器件的Ids - Vgs特性，其中，器件的阈值电压Vt 是-0. 38V ( VDS|=1. 5V, Ids=I X IO-6A/μ m) ο
附图标记说明
1000，半导体衬底；1001，沟道区；1002，牺牲SiO2栅介质层；1004，牺牲多晶硅层； 1006，SiO2硬掩膜层；1008，Si3N4 一次侧墙；1009，源漏延伸区；1010，SiO2 二次侧墙；1012， 源/漏区；1014，金属硅化物；1016，SiO2介质层；1018，旋转涂布玻璃(SOG) ； 1020 高k栅介质层；1022 功函数金属栅极层；1024 金属栅导体层；1026 =LOCOS隔离。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图1 11详细示出了根据本发明实施例制造半导体器件流程中各步骤的截面图。 以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。首先，如图1所示，提供半导体衬底1000。衬底1000可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗硅、SOI (绝缘体上半导体)、碳化硅、砷化镓或者任何III/ V族化合物半导体等。此外，半导体衬底1000可以包括外延层，可以被应力改变成应变硅以增强性能。接着，在半导体衬底1000上形成隔离结构，可以采用局部氧化隔离(Local Oxidation of Silicon, LOCOS)或STI隔离。在本发明的实施例中也可以采用其他隔离结构，隔离结构与本发明的主旨无关，这里不再赘述。然后，如图2所示，半导体衬底上形成牺牲栅介质层1002，例如可以是SW2。具体地，半导体衬底经常规清洗后，采用HF+IPA+H20去除自然氧化层，然后采用干氧氧化方式形成牺牲SiA栅介质层，牺牲SiA栅介质层厚度是Inm至3nm。接着，在牺牲栅介质层1002上形成牺牲栅电极层1004，例如可以是多晶硅层或非晶硅层。具体地，可以采用LPCVD (Low-Pressure Chemical Vapor D印osition，低压化学气相淀积)方式形成牺牲多晶硅层，牺牲多晶硅层的厚度可以是80nm至190nm。然后，在牺牲多晶硅层1004上继续形成硬掩膜层1006，例如可以是SW2层、Si3N4 层及其叠层。具体地，可以采用LTO (Low-temperature oxidation，低温氧化)方式形成 SiO2硬掩膜层，S^2硬掩膜层厚度是40-70nm，厚度的选择根据后面多晶硅栅和侧墙的刻蚀而定，要求在经过栅堆叠和侧墙的刻蚀后，SiO2硬掩膜层厚度需要剩余20-30nm，以防止牺牲多晶硅层被硅化。接着，如图3所示，对牺牲栅结构进行图案化刻蚀，具体地，旋涂抗刻蚀剂，对抗刻蚀剂进行图案化，以抗刻蚀剂为掩蔽刻蚀SiO2硬掩膜层，去除抗刻蚀剂，以SiO2硬掩膜层为掩蔽刻蚀多晶硅层和SiA栅介质层。接着，如图4所示，在栅堆叠两侧环绕栅堆叠形成Si3N4 —次侧墙1008，具体地，可以采用PECVD(Plasma-Enhanced Chemical Vapor D印osition，等离子增强化学气相淀积) 方式形成Si3N4层，厚度可以为50-90nm，然后采用干法刻蚀工艺，例如是RIE(Reactive-I0n Etching,反应离子刻蚀)反刻形成Si3N4侧墙，接着采用离子注入形成源/漏延伸区1009， 对于nMOSFET，可以注入As或Sb，对于pMOSFET，可以注入BF2或h。然后，如图5所示，在Si3N4 —次侧墙外侧环绕Si3N4 —次侧墙形成S^2 二次侧墙 1010，具体地，可以采用LTO方式形成5丨02层，厚度可以为80-120nm，然后采用干法刻蚀工艺反刻形成SW2侧墙，接着采用离子注入形成源漏区1012，对于nMOSFET，可以注入As或 Sb，对于pMOSFET，可以注入BF2或h。对于本发明的其他实施例，还可以以Si02/Si3N4叠层作为第二侧墙1010，图中没有示出叠层侧墙。接着，在源漏区上形成硅化物1014，对于本发明的实施例，硅化物选择Ni硅化物。然后，如图6所示，在器件上形成SiO2介质层1016，对于本发明的实施例，采用LTO 方式形成SiA介质层，Sio2介质层厚度在600至800nm。接着，旋涂S0G1018，液态状SOG会填充硅片表面的凹陷部分，达到器件表面平坦化的目的，然后对SOG退火固化，使SOG中的溶剂挥发后形成S^2层。然后，如图7所示，采用干法刻蚀工艺刻蚀SOG至SOG与SW2介质层界面处(S0G 和LTO刻蚀速率比例为1 2至1 3)，接着，按照SOG和LTO刻蚀速率比例为1 1至1 2干法刻蚀SOG和SW2介质层至多晶硅层露头，此时，在源漏区剩余SW2介质层厚度是50 nm至IOOnm0然后，如图8所示，采用四甲基氢氧化氨(Tetramethy ammonium hydroxide, TMAH) 溶液腐蚀牺牲多晶硅层，并采用HF+IPA+H20溶液(其中，HF的体积百分含量是5%至10%，IPA 的体积百分含量是0. 1%至0. 5%)腐蚀牺牲SiO2栅介质，在Si3N4侧墙内形成凹槽。然后，如图9所示，在侧墙凹槽内形成高k栅介质/金属栅结构，具体地，将半导体衬底进行清洗，采用HF+IPA+H20去除自然氧化层，采用快速热退火工艺在衬底表面形成5 至10 μ m的SW2界面层，采用磁控溅射技术在SW2界面层上淀积HfSiAlON高k栅介质，对 HfSiAlON高k栅介质进行快速热退火处理，退火温度为500°C至530°C。接着，如图10所示，在HfSiAlON高k栅介质上形成AlN功函数金属栅电极层，在 AlN功函数金属栅层上淀积Mo金属栅导体层，
然后，如图11所示，在Mo金属栅导体层上旋涂抗蚀剂，对抗蚀剂进行图案化，要求图案化的抗蚀剂要覆盖Si3N4侧墙内凹槽0. 5至1 μ m，采用等离子体干法刻蚀Mo、AlN和 HfSiAlON,形成T型栅高k栅介质/金属栅结构。此外，还要形成SiOJS离层，光刻源/漏接触孔，填充Ti/TiN/Al互连金属，经图案化刻蚀形成源、漏、栅极和地引线(图中未示出)，并金属化。由图12、13可知，采用本发明制备的PMOS的电学特性良好。本发明提供的这种半导体器件的制造方法采用牺牲Si02/Poly-Si栅结构，一方面可以有效避免先栅工艺高温退火工艺对高k栅介质/金属栅结构电学特性的影响，另一方面可以克服高k栅介质/牺牲Poly-Si栅结构在去除牺牲Poly-Si栅的时候对高k栅介质的损伤。在具体制备工艺上，本发明采用多项技术以提高器件性能，包括采用Si3N4/Si& 双层侧墙结构，在靠近金属栅一侧采用Si3N4—次侧墙可以有效防止高k栅介质和金属栅被氧化，避免高k栅介质等效氧化层厚度的增加和金属栅特性的退化；采用SiA+SOG平坦化工艺，首先，采用LTO工艺形成S^2介质层，可以实现初步的平坦化，减小栅堆叠与源/漏之间的高度差，采用SOG进一步进行平坦化，液态SOG具有很好的平坦化效果，能有效填充和减小栅堆叠与源/漏之间的高度差，达到理想的平坦化效果，SOG退火固化后会形成S^2 介质层，与CVD形成的SiO2介质层相兼容，有利于后期采用干法刻蚀工艺获得理想的平坦化效果；采用TMAH湿法腐蚀工艺有利于提高牺牲多晶硅栅对牺牲5102栅介质的选择比；采用HF+IPA+H20溶液湿法腐蚀牺牲SiO2栅介质，较低的HF浓度可以减小SW2栅介质的腐蚀速率，便于控制，同时IPA的采用有利于获得良好的界面特性，抑制自然氧化层的生长。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
权利要求
1.一种半导体器件的制造方法，其特征在于，包括(1)提供半导体衬底，并形成场隔离；(2)在所述半导体衬底上形成牺牲栅堆叠；(3)环绕所述牺牲栅堆叠形成侧墙；(4)在所述牺牲栅堆叠两侧在所述半导体衬底上形成源/漏区；(5)在所述半导体衬底上形成Si02层，在所述Si02层上旋涂S0G，并进行反刻平坦化至所述牺牲栅堆叠顶露出；(6)去除所述牺牲栅堆叠以在所述侧墙内形成凹槽；(7)在所述凹槽内形成高k栅介质/金属栅堆叠。
2.根据权利要求1所述的方法，其中(2)所述牺牲栅堆叠，包括牺牲栅介质和牺牲栅电极，其中，所述牺牲栅介质位于所述半导体衬底上，所述牺牲栅电极位于所述牺牲栅介质上。
3.根据权利要求2所述的方法，其中，所述牺牲栅介质包括SiO2或SiON栅介质，所述牺牲栅电极包括多晶硅或非晶硅栅电极。
4.根据权利要求1所述的方法，其中(2)在所述半导体衬底上形成牺牲栅堆叠的步骤， 包括在所述半导体衬底上依次形成牺牲栅介质层、牺牲栅电极层和硬掩膜层； 对所述硬掩膜层进行图案化刻蚀，以硬掩膜层为掩蔽依次对所述牺牲栅电极层和牺牲栅介质层进行刻蚀，以使得所述牺牲栅介质层和牺牲栅电极层形成牺牲栅堆叠，所述硬掩膜层在刻蚀后仍有部分保留。
5.根据权利要求1所述的方法，其中，环绕所述牺牲栅堆叠形成侧墙的步骤，包括 环绕所述牺牲栅堆叠形成Si3N4第一侧墙，接着采用离子注入形成源/漏延伸区，对于nMOSFET，注入N型离子，对于pMOSFET，注入P型离子；环绕所述第一侧墙形成第二侧墙；所述第二侧墙由Si02、Si3N4或Si02/Si3N4叠层形成。
6.根据权利要求5所述的方法，其中，环绕所述第一侧墙形成第二侧墙的叠层结构的步骤，包括在所述半导体衬底上采用LTO方式形成SiO2层，然后低温CVD方法淀积Si3N4，用干法刻蚀Si3N4/Si&叠层形成第二侧墙。
7.根据权利要求1所述的方法，其中源/漏区注入和激活在第二侧墙形成后进行，对 NMOS和PMOS器件分别进行N型和P型离子注入重掺杂并热激活完成。
8.根据权利要求1所述的方法，其中，所述在所述半导体衬底上形成S^2层的步骤包括采用LTO在所述半导体衬底上形成SW2层。
9.根据权利要求1所述的方法，其中，在所述SiA层上旋涂SOG之后，所述方法进一步包括对SOG进行退火固化。
10.根据权利要求1、8或9所述的方法，其中，所述平坦化至所述牺牲栅堆叠顶露出， 包括刻蚀气体选择CF4或CHF3中的一种或多种的组合，采用干法刻蚀工艺刻蚀SOG至SOG 与SW2层界面处，SOG和SW2刻蚀速率比例为1 2至1 3，接着，按照SOG和SW2刻蚀速率比例为1 1至1 2干法刻蚀SOG和SiA层至牺牲栅堆叠顶露出。
11.根据权利要求1所述的方法，其中，所述去除牺牲栅堆叠以在所述Si3N4侧墙内形成凹槽，包括采用干法刻蚀、湿法腐蚀或干法刻蚀与湿法腐蚀相结合的方式去除牺牲多晶硅栅电极，采用HF+IPA+H2O溶液湿法腐蚀牺牲SiA栅介质。
12.根据权利要求1或11所述的方法，其中，所述干法刻蚀去除牺牲多晶硅栅电极，包括采用等离子体刻蚀工艺干法刻蚀去除牺牲多晶硅栅电极，刻蚀气体选择ci2、HBr或SF6 中的一种或多种的组合。
13.根据权利要求1或11所述的方法，其中，所述湿法腐蚀去除牺牲多晶硅栅电极，包括采用TMAH湿法腐蚀牺牲多晶硅栅电极。
14.根据权利要求1或11所述的方法，其中，所述干法刻蚀与湿法腐蚀相结合的方式去除牺牲多晶硅栅电极，包括首先，采用等离子体刻蚀工艺预刻蚀牺牲多晶硅栅电极，减小牺牲多晶硅栅电极的厚度，接着，采用TMAH湿法腐蚀剩余牺牲多晶硅栅电极。
15.根据权利要求1所述的方法，其中，所述在Si3N4侧墙凹槽内形成高k栅介质/金属栅堆叠，可采用PVD、ALD及MOCVD等方法完成。
16.根据权利要求1或15所述的方法，其中，所述在Si3N4侧墙凹槽内形成高k栅介质 /金属栅堆叠，进一步包括对高k栅介质/金属栅进行图案化刻蚀，形成T型高k栅介质/ 金属栅堆叠。
17.根据权利要求1、15或16所述的方法，其中，所述高k栅介质包括HfAlON、 HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON、HfTaON, HfTiON 中的任一种或多种的组合。
18.根据权利要求1、15或16所述的方法，其中，所述金属栅，包括功函数金属栅电极层和金属栅导体层，所述功函数金属栅电极层位于高k栅介质上，所述金属栅导体层位于功函数金属栅电极层上。
19.根据权利要求18所述的方法，其中，所述功函数金属栅电极层包括TaN、TiN、 TaAlN、TiAlN和MoAlN中的一种或多种的组合，所述金属栅导体层包括Mo和W中的一种或几种的组合。
全文摘要
本发明公开了一种半导体器件的制造方法，包括提供半导体衬底；在形成场隔离后的半导体衬底上形成牺牲栅堆叠；环绕所述牺牲栅堆叠形成侧墙；在所述牺牲栅堆叠两侧在所述半导体衬底上形成源/漏区；在所述半导体衬底上形成SiO2层，在所述SiO2层上旋涂SOG，并进行反刻平坦化至所述牺牲栅堆叠顶露出；去除所述牺牲栅堆叠以在所述侧墙内形成凹槽，在所述凹槽内形成高k栅介质/金属栅堆叠。
文档编号H01L21/316GK102543696SQ20101059494
公开日2012年7月4日 申请日期2010年12月17日 优先权日2010年12月17日
发明者徐秋霞, 许高博 申请人:中国科学院微电子研究所