专利名称：堆叠式芯片封装结构及其基板的制作方法
技术领域：
本实用新型涉及半导体封装技术，特别涉及一种堆叠式芯片封装结构。
背景技术：
现有的堆叠式芯片封装结构，是将第一芯片堆叠于基板的顶面再将第二芯片堆叠 于第一芯片的顶面。然而，这种封装结构体积较大，不能满足电子产品小型化的发展趋势， 且成本较高。
实用新型内容有鉴于此，需提供一种能减少体积的堆叠式芯片封装结构。还需提供一种能减少上述堆叠式芯片封装结构体积的基板。一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体。所述基板包 括多个引脚、承载座、收容部和凹陷部，所述承载座位于所述基板的中间区域。每一个引脚 的顶面高于所述承载座的顶面。所述收容部位于所述承载座的上方并被所述引脚环绕。所 述凹陷部位于所述引脚和承载座的底面。所述第一芯片固定于所述承载座并隐藏于所述收 容部中。所述第二芯片固定于所述第一芯片。所述连接线电性连接所述第二芯片和所述引 脚。所述封胶体将所述基板、所述连接线、所述第一芯片及所述第二芯片封装于其内，并填 充所述凹陷部。一种基板，用于承载至少一个芯片。所述基板包括多个引脚、承载座、收容部和凹 陷部，所述承载座位于所述基板的中间区域。每一个引脚的顶面高于所述承载座的顶面。所 述收容部位于所述承载座的上方并被所述引脚环绕。所述凹陷部位于所述引脚和所述承载 座的底面。优选地，所述基板为框架结构，所述框架结构包括多个加强肋，所述加强肋与所述 承载座连接。优选地，所述引脚相互独立并成排分布于所述加强肋之间，每一排至少有一个引 脚的长度少于其它引脚的长度。优选地，每一个引脚呈台阶状，每一排至少有一个引脚包括承接部、连接部及外缘 部，所述连接部的高度大于所述承接部的高度，所述外缘部的顶面和底面分别与所述承接 部的顶面和底面平齐。优选地，所述承接部的顶面和所述承载座的顶面平齐并与所述承载座之间形成间隙。本实用新型的堆叠式芯片封装结构，通过将第一芯片隐藏于基板的收容部中，缩 小了产品体积。
图1是本实用新型的堆叠式芯片封装结构的组装剖视示意图。[0013]图2是图1中无封胶体的组装剖视示意图。图3是本实用新型的基板的立体图。主要元件符号说明堆叠式芯片封装结构100封胶体10基板20本体21承载座23引脚25承接部252连接部254外缘部256加强肋26收容部27凹陷部28第一芯片30锡球32第二芯片40连接线50粘着剂60具体实施方式
图1是本实用新型的堆叠式芯片封装结构100的剖视示意图。本实用新型的堆叠 式芯片封装结构100包括封胶体10、基板20、第一芯片30、第二芯片40及多个连接线50。请参照图2和图3，基板20为框架结构，其包括本体21、承载座23、多个引脚25、 多个加强肋26、收容部27及凹陷部观。承载座23位于基板20的中间区域并通过所述加 强肋26与本体21相连，从而增加承载座23的稳定性并避免偏移。所述引脚25相互独立并成排分布于所述加强肋沈之间，每一排至少有一个引脚 25的长度少于其它的引脚25的长度。在本实施方式中，每一排包括三个引脚25，其中中间 引脚25的长度小于另两个引脚25的长度。在本实施方式中，每一排至少有一个引脚25包括承接部252、连接部2M及外缘部 256，连接部254的高度大于承接部252的高度。连接部254的顶面高于承载座23的顶面。 承接部252的顶面和底面分别与承载座23的顶面和的底面平齐，并与承载座23之间形成 间隙。外缘部256的顶面和底面分别与承接部252的顶面和底面平齐，并分别与本体21的 的顶面和底面平齐。每一排的其它引脚25不包括承接部252。具有承接部252的每一个引脚25的承接部252和连接部254的顶面和底面均被 半蚀刻，形成台阶状。无承接部252的每一个引脚25的连接部254的顶面和底面均被半蚀 刻，亦形成台阶状。在其它实施方式中，每一个引脚25包括承接部252、连接部2M及外缘部256，均为台阶状。因连接部254的顶面高于承载座23的顶面，从而在承载座23的上方形成收容部 27，即收容部27位于承载座23的上方并被连接部2M环绕。凹陷部观通过半蚀刻方式形成于承载座23和所述引脚25的底面。形成于承载 座23的凹陷部观位于承载座23的底面四周，形成于所述引脚25的凹陷部观位于承接部 252和外缘部256的底面。基板20的背面还粘着胶膜(未图示)，用于固定承载座23和所述引脚25，并防止 后续封胶时的溢胶问题。第一芯片30包括多个锡球32，通过所述锡球32电性连接于承载座23和所述引脚 25的承接部252。组装后，第一芯片30的顶面与连接部254的顶面平齐，即第一芯片30隐 藏于基板20的收容部27中。第二芯片40通过粘着剂60固定于第一芯片30。连接线50电性连接第二芯片40和所述引脚25的连接部254，这样第二芯片40便 与基板20电性连接。在本实施方式中，连接线50为金线。封胶体10将连接线50、第一芯片30、第二芯片40及基板20封装于内，封胶体10 的外缘与基板20的外缘平齐，且封胶体10填充凹陷部观、第一芯片30的锡球32之间的间 隙、承载座23与每一个引脚25之间的间隙及基板20的顶面，且基板20的各引脚25及承 载座23的底面非凹陷部观部分外露于封胶体10底面外形成各自独立不相连状，待封胶体 10固化后，撕去粘贴于基板20背面的胶膜，即形成堆叠式芯片封装结构100。在本实施方 式中，封胶体10为黑胶。因第一芯片30隐藏于基板20的收容部27中，从而减少了堆叠式芯片封装结构 100的高度，即缩小了产品体积并节约了成本。因封胶体10填充凹陷部28、第一芯片30的锡球32之间的间隙、承载座23与每一 个引脚25之间的间隙，从而增进基板20与封胶体10之间的连接力，提高水气渗入堆叠式 芯片封装结构100内部的困难度，进而确保堆叠式芯片封装结构100具有良好的可靠度。
权利要求1.一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体，其特征在于所述基板包括多个引脚、承载座、收容部和凹陷部，所述承载座位于所述基板的中间区域，每一个引脚的顶面高于所述承载座的顶面，所述收容部位于所述承载座的上方并被所 述引脚环绕，所述凹陷部位于所述引脚和所述承载座的底面；所述第一芯片固定于所述承载座并隐藏于所述收容部中；所述第二芯片固定于所述第一芯片；所述连接线电性连接所述第二芯片和所述引脚；及所述封胶体将所述基板、所述连接线、所述第一芯片及所述第二芯片封装于其内；其中，所述封胶体填充所述凹陷部。
2.如权利要求1所述的堆叠式芯片封装结构，其特征在于，所述基板为框架结构，所述 框架结构包括多个加强肋，所述加强肋与所述承载座连接。
3.如权利要求2所述的堆叠式芯片封装结构，其特征在于，所述引脚相互独立并成排 分布于所述加强肋之间，每一排至少有一个引脚的长度少于其它引脚的长度。
4.如权利要求3所述的堆叠式芯片封装结构，其特征在于，每一个引脚呈台阶状，每一 排至少有一个引脚包括承接部、连接部及外缘部，所述连接部的高度大于所述承接部的高 度，所述外缘部的顶面和底面分别与所述承接部的顶面和底面平齐。
5.如权利要求4所述的堆叠式芯片封装结构，其特征在于，所述承接部的顶面和所述 承载座的顶面平齐并与所述承载座之间形成间隙。
6.一种基板，用于承载至少一个芯片，其特征在于所述基板包括多个引脚、承载座、 收容部和凹陷部，所述承载座位于所述基板的中间区域，每一个引脚的顶面高于所述承载 座的顶面，所述收容部位于所述承载座的上方并被所述引脚环绕，所述凹陷部位于所述引 脚和承载座的底面。
7.如权利要求6所述的基板，其特征在于，所述基板为框架结构，所述框架结构包括多 个加强肋，所述加强肋与所述承载座连接。
8.如权利要求7所述的基板，其特征在于，所述引脚相互独立并成排分布于所述加强 肋之间，每一排至少有一个引脚的长度少于其它引脚的长度。
9.如权利要求8所述的基板，其特征在于，每一个引脚呈台阶状，每一排至少有一个引 脚包括承接部、连接部及外缘部，所述连接部的高度大于所述承接部的高度，所述外缘部的 顶面和底面分别与所述承接部的顶面和底面平齐。
10.如权利要求9所述的基板，其特征在于，所述承接部的顶面和所述承载座的顶面平 齐并与所述承载座之间形成间隙。
专利摘要一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体。所述基板包括多个引脚、承载座、收容部和凹陷部，所述承载座位于所述基板的中间区域。每一个引脚的顶面高于所述承载座的顶面。所述收容部位于所述承载座的上方并被所述引脚环绕。所述凹陷部位于所述引脚和所述承载座的底面。所述第一芯片固定于所述承载座并隐藏于所述收容部中。所述第二芯片固定于所述第一芯片。所述连接线电性连接所述第二芯片和所述引脚。所述封胶体将所述基板、所述连接线、所述第一芯片及所述第二芯片封装于其内，并填充所述凹陷部。本实用新型提供的堆叠式芯片封装结构，通过将第一芯片隐藏于基板的收容部中，缩小了产品体积。
文档编号H01L23/498GK201838585SQ20102022766
公开日2011年5月18日 申请日期2010年6月17日 优先权日2010年6月17日
发明者杨望来 申请人:国碁电子(中山)有限公司, 鸿海精密工业股份有限公司