专利名称：具有掺杂衬底的集成电路电感器的制作方法
具有掺杂衬底的集成电路电感器本申请要求2009年1月30日提交的美国专利申请No. 12/363, 545的优先权。
背景技术：
本发明涉及集成电路电感器，具体地涉及具有掺杂衬底区域的集成电路电感器。通常有必要在集成电路上设置电感器。例如，电感器经常用于诸如射频电路、微波电路的应用以及其它模拟电路应用。尽管有时候可能使用外部电感器，但是由于性能、可靠性或者成本效率的原因，在集成电路自身上形成的电感器经常是优选的或者要求的。当设计集成电路上的电感器时，重要的是使电感器和集成电路衬底之间可能出现的不期望的耦合效应最小化。这些效应可以包括电感器和衬底之间的耦合电容，或者感应衬底中的涡流的电磁场。耦合电容和涡流可以降低电感器的效能。电感器的效能通常用质量因数Q表示，其与电感器中存储的能量除以一个振荡周期中消耗的能量成正比。电感器和衬底之间的耦合效应可以降低质量因数Q。降低衬底耦合效应的典型技术包括将电感器布置在集成电路上的电介质堆的最上层之一上以使将电感器和衬底之间的距离最大化。还可以在电感器和衬底之间形成图案化导电材料层以屏蔽衬底免受电磁场的影响。这些技术对于生产期望的Q因数不总是充分的。因此期望能够提供具有降低的衬底耦合效应和令人满意的质量因数的集成电路电感器。
发明内容
根据本发明，提供一种具有电感器和衬底的集成电路。衬底可以被选择性地掺杂并且偏置以使电感器和衬底之间的不期望的耦合效应最小化。衬底可以是ρ型衬底。衬底的各部分可以具有η型掺杂区。η型掺杂区可以包括 η型阱(“η阱”)、深η型阱(“深η阱”)和η+区。还可以使用η型掺杂区的组合。例如， 可以在深η型阱上方形成的η型阱中形成η+区。η型掺杂区可以以η型掺杂区的条带图案形成在衬底上。条带可以彼此被未掺杂衬底的间隔分离。条带可以与电感器的螺旋导电线正交形成以最小化由于接近电感器而可能在衬底和η掺杂区中感应的可能的涡流。条带可以例如是L形条带。η型掺杂区可以相对于P型衬底正偏置。正偏置可以造成在η型掺杂区的条带之间形成耗尽区(耗尽区)。耗尽区可以延伸到衬底中的特定深度。耗尽区可以比η型掺杂区更深地延伸到衬底中。耗尽区可以增加电感器和衬底之间的有效距离，最小化电感器和衬底之间的不期望的耦合效应。本发明的其它特征、其本质以及各种优点将从所附的附图和随后的详细描述中更明显。
图1是根据本发明的实施例的集成电路的截面图，示出电介质堆中的金属层和通孔层；图2是根据本发明的实施例的螺旋电感器的顶视图；图3是根据本发明的实施例可以使用的图案化的地屏蔽的顶视图；图4是根据本发明的实施例的具有电感器和有掺杂区的衬底的集成电路的截面图；图5是根据本发明的实施例的具有电感器和有偏置的η阱和耗尽区的衬底的集成电路的截面图；图6是根据本发明的实施例的具有电感器和有η+区、η阱和耗尽区的衬底的集成电路的截面图；图7是根据本发明的实施例的集成电路的截面图，示出具有η+区、η阱和深η阱的衬底；图8是根据本发明的实施例的集成电路的截面图，示出具有η+区的衬底；图9是根据本发明的实施例的具有η型掺杂区和耗尽区的衬底的顶视图；图10是根据本发明的实施例的具有包含条带形状的η+区的条带形状的η阱的衬底的顶视图；图11是根据本发明的实施例的包含例示梳状图案的η阱的衬底的顶视图；图12是根据本发明的实施例的衬底的一部分的截面图，示出掺杂的衬底区域如何可以被硅化以增强导电性。
具体实施例方式本发明涉及一种具有用于使电感器到衬底的耦合最小化的掺杂衬底区域的集成电路电感器。图1示出集成电路的截面图。图1中的集成电路10具有硅衬底20。衬底20可以是P型衬底或者η型衬底。在衬底20上方是多晶硅层22，其可以用于为位于衬底20中的器件形成导电区域。多晶硅层22上方是交替的金属层M和通孔层沈。金属层M可以用于形成集成电路10上的器件之间的导电路径。金属层M中的导电路径之间的空间通常用电介质材料填充。通孔层26可以包含短的竖直导电“通孔”，其形成金属层M之间的连接。电介质材料可以填充通孔层沈上的通孔之间的空间。金属层M通常被编号为“Ml、 M2、···”，开始于最接近衬底20的金属层Μ。通孔层沈通常被编号为“VI、V2…”，开始于最接近衬底20的通孔层26。共同地，金属层M和通孔层沈可以被认为是电介质堆观。 图1示出11个金属层对和10个通孔层沈，但是电介质堆观上可以存在任意数量的金属层对和通孔层沈。例如，可以存在6个金属层M或者8个金属层Μ。电介质堆观上方可以是焊盘层25。焊盘层25可以是用于形成接触焊盘的铝铜层或者其它导电层。为了使不期望的衬底耦合效应最小，集成电路电感器经常形成在集成电路10的电介质堆观的最上层之一中。这使电感器和衬底20之间的距离最大化。例如，在诸如图1 的包含11个金属层M的集成电路10的集成电路中，电感器可以形成在金属层Mll中。如果集成电路包含不同数量的金属层，则电感器可以形成在最上层金属层M中。电感器还可以形成在两个不同金属层M的若干部分中，诸如最上面的两个金属层24 (例如在图1被通孔层VlO中的通孔连接的金属层MlO和Mil)。电感器还可以形成在最上层金属层M和焊盘层25的若干部分中。图2示出可以用于集成电路10中的类型的螺旋电感器38。螺旋电感器38可以形成在电介质堆观的一个或者更多个最上层中，诸如金属层Mll (例如见图1)。螺旋电感器 38具有端子40和42，信号通过端子40和42可以从器件10上的电路被提供到电感器38。 电感器38可以具有交叠段44，其形成在包含电感器的其它部分的金属层上方或者下方的层中。例如，如果电感器38的主要部分形成在诸如图1的金属层Mll的最上层金属层M 中，则交叠段44可以形成在图1的焊盘层25中。交叠段44还可以形成在诸如图1的金属层MlO的金属层中。当来自电感器38的磁通在诸如图1的衬底20的集成电路10的部分中感应涡流时，涡流将趋向于在箭头34所示的方向定向(即平行于电感器38的螺旋)。在图2中，电感器38被示出为由直段构成，它们彼此相连以形成八边几何形状。然而，可以使用任何合适的几何形状用于电感器38。如果期望，则电感器38可以具有圆形几何形状、方形几何形状或者任何其它合适的几何形状。电感器38可以由任何适当线宽度的线形成。示出螺旋电感器38具有两个同心螺旋，但是电感器38可以具有任何合适数量的螺旋。螺旋电感器38可以是任何合适大小。螺旋电感器38可以例如还具有100微米、200 微米、500微米的直径，或者其它合适的直径。螺旋电感器38可以在任何适当频率下工作。 例如，螺旋电感器可以工作在IGHz、2GHz、6GHz等。螺旋电感器38可以被设计为针对期望的频率范围使性能最大化。形成电感器38的线的线宽度对电感器的串联电阻起作用。更宽的线导致更低的串联电阻，这趋向于提高电感器38的质量因数Q。为了减小串联电阻，电感器38可以形成在两个相邻的金属层M中，使得在一个金属层M中的电感器的部分直接位于另一金属层 24中的电感器的部分上方。(如在示例中，电感器可以形成在图1的金属层MlO和金属层 Mll中)。两个金属层中的电感器的部分可以通过中间的通孔层沈中的竖直通孔连接(诸如示例中的通孔层V10)。在两个金属层M中用重复线形成这种电感器可以通过增加电感器中线的有效宽度降低电感器的串联电阻。诸如保护环43的保护环可以围绕电感器38的周界形成。保护环43可以形成在图1的任何合适的金属层M中。保护环43可以形成在电感器观的同一金属层M中，或者保护环43可以形成在不同的金属层中，诸如图1的金属层Ml。保护环42可以由导电材料形成并且可以用于屏蔽集成电路10上的其它部件免受来自电感器38的杂散的电磁场。 在图2的示例中，保护环43具有带有开放边的方形几何形状。可能期望保护环43具有开放边使得其不围绕电感器38的周围完整连接。由于电感器38趋向于感应与电感器38的螺旋平行的涡流，如箭头34所指示的，因此具有开放边的保护环43可以比围绕电感器38 的周围连接的保护环较少地产生感应涡流。保护环43可以具有任何合适的几何形状并且不需要具有如图2所示的四边几何形状。保护环M可以是八边的或者可以具有其它合适形状。通过在最上层金属层M中形成电感器38来使电感器38和衬底20之间的距离最大可以减少不期望的衬底耦合效应。可以使用其它策略来进一步减少不期望的衬底耦合效应并且由此提高电感器38的质量因数Q。通过在电感器38和衬底20之间布置导电屏蔽，能够减少衬底20中感应的涡流的形成。这种导电屏蔽能够帮助屏蔽衬底20免受来自电感器38的磁场并且由此减少衬底20 中涡流的形成。为了减少导电屏蔽自身中的涡流的形成，导电屏蔽可以被图案化使得在潜在的涡流的方向中不存在完整电路(即，在平行于电感器38的螺旋的方向上，如图2的箭头34指示的)，正如图2中保护环43的开放边可用于减少保护环43中的涡流的形成。在图3中示出示例图案化的地屏蔽30。地屏蔽30能够用于屏蔽衬底20免受来自电感器38的磁场。图案化的地屏蔽30可以由垂直于潜在涡流的方向设置的导电材料条带形成。图3中的箭头34指示潜在的涡流的方向。导电条带32垂直于涡流路径34设置，使得潜在的涡流被导电条带32之间的狭缝36阻止。图案化的地屏蔽30能够由形成在电介质堆观的金属层M中或者多晶硅层22中的导电材料制成(参见例如图1)。如果图案化的地屏蔽30形成在金属层M中，则图案化的地屏蔽30能够在最底层金属层Ml中形成以使图案化的地屏蔽30中的涡流的形成最少。诸如图3中的图案化的地屏蔽30的图案化的地屏蔽能够通过屏蔽衬底20免受来自电感器38的磁场来提高电感器38的质量因数Q。然而，图案化的地屏蔽比衬底20更接近电感器38。图案化的地屏蔽30接近电感器38能够潜在地允许电感器38和衬底20之间出现不期望的电容耦合。狭缝36用于降低涡流的强度，但是狭缝36还可以允许磁通通过图案化的地屏蔽30并且到达衬底20。因此在一些情况下，存在图案化的地屏蔽不提高电感器38的质量因数Q。由于图案化的地屏蔽30的存在能够以各种方式影响电感器38的性能，当电感器 38在一些频率中工作时图案化的地屏蔽30能够是有利的，但是当电感器38在其它频率工作时是不利的。例如，对于具有电感器38的集成电路，图案化的地屏蔽30能够提高针对 l-2GHz频率的质量因数Q但是降低针对诸如4GHz或6GHz的频率的质量因数Q。对于这种示例，如果要求电感器30在4GHz或者6GHz的频率工作则具有图案化的地屏蔽30是不利的。期望具有一种在图案化的地屏蔽30可能无效的频率处使电感器38和衬底20之间的不期望的耦合效应最小的途径。还可能期望进一步增加电感器38和衬底20之间的距离以减少诸如电感器38和衬底20之间的电容耦合以及在衬底20中形成涡流的这种不期望的效应。通过在衬底20 的表面上形成耗尽区，电感器38和衬底20之间的有效距离可以增加。这种耗尽区可以没有载流子并且因此不易受电容耦合或者感应涡流的影响。这种耗尽区可以通过在衬底中形成掺杂区并且反向偏置掺杂区来创建。图4示出集成电路10的截面图。可以存在高度H1，其描述(若干)金属层M中的电感器38和衬底20之间的距离。如果衬底20是ρ型衬底，则可以在衬底20中形成η 型掺杂区51。偏置电压Vnw可以沿着诸如偏置电压路径56的路径被运载到η型掺杂区51。 偏置电压Vnw可以在偏置电压路径56和用于与衬底20进行电(欧姆)接触的p+区讨之间提供。如果反向偏置Vnw电压被施加在η型掺杂区51和ρ型衬底20之间，使得η型掺杂区51相对于衬底20保持在正电压，则已耗尽区52 (有时称为耗尽区或若干耗尽区)可以形成在η型掺杂区51和衬底20之间的结处。如果η型掺杂区51具有比衬底20高的载流子浓度，则和延伸到η型掺杂区51中相比，耗尽区52可以更进一步延伸到衬底20中。可以通过使用更大幅度的偏置电压Vffl增加耗尽区52的宽度。耗尽区52可以具有取决于Vnw 的幅度的宽度。例如，5V的偏置电压Vffl可以对应于2. 4微米的耗尽宽度，而2V的偏置电压Vnw可以对应于1.5微米的耗尽宽度。偏置电压Vnw和耗尽宽度的这些值仅仅是例示性的。 如果足够高的偏置电压被施加，则耗尽区52可以形成如图3中的耗尽区52所示的层。耗尽区52可以延伸到衬底20中的深度D。耗尽区52可以不存在载流子并且因此不易受与电感器39的电容耦合或者涡流的形成的影响。结果，耗尽区52可以将电感器38和衬底20之间的有效距离从高度Hl增加到高度H2，其中高度H2比高度Hl大耗尽区52延伸到衬底20中的深度D。高度Hl的典型值可以是8微米或者9微米。高度H2的典型值可以是10微米或者11微米。高度Hl和高度H2可以具有任意合适的值。如果期望，则衬底20可以是η型衬底。如果衬底20是η型衬底，则可以在η型衬底20中形成ρ型掺杂区，并且可以在ρ型掺杂区和η型衬底20之间施加偏置电压使得η 型衬底20相对于ρ型掺杂区被保持在正电压。可以在ρ型掺杂区和η型衬底20之间的结处形成耗尽区。通过形成耗尽区52而增加电感器38和衬底20之间的有效距离可以提高电感器 38的质量因数Q。耗尽区52可以提高针对图案化的地屏蔽可能无效的频率范围的质量因数Q。耗尽区52还可以提高针对图案化的地屏蔽提高质量因数Q的那些频率范围的质量因数Q。对于在2GHz、6GHz、20GHz等范围的频率的电感器38的质量因数Q，耗尽区52可能是有利的。如果衬底20是ρ型衬底，则各种类型的η型掺杂区可以被用以形成图4的η型掺杂区51。N型掺杂区51可以例如植入或者扩散到衬底20中。为了简化处理步骤，可能有利的是使用同时用于制造集成电路10的其它部分中的器件的类型的η型掺杂区。例如，可以针对η型掺杂区51使用η型阱(“η阱”)。在集成电路10的其它部分中，可以在相同类型的η阱中形成诸如ρ沟道金属绝缘体半导体(PMOS)晶体管的器件。N阱可以通常具有IO18CnT3数量级的载流子浓度。还可以针对图4的η型掺杂区51使用深η型阱(“深η 阱”)。深η阱可以在集成电路10的其它部分中使用以隔离特定器件。N+区还可以用作图 4的η型掺杂区51。在集成电路10的其它部分中，η+区可以用作诸如η沟道金属绝缘体半导体(NMOS)晶体管的器件的η+源极和漏极区。N+区可以具有1019cm-3数量级的载流子浓度。还可以为η型掺杂区51使用η阱、深η阱和η+区的组合。图5示出具有用作图4的η型区51的η阱50的集成电路10的截面图。在金属层M中示出电感器38的截面图。图5中的衬底20可以是ρ型衬底。N阱50可以在衬底 20中形成，由间隔sp分离。N阱50可以被正偏置电压Vnw相对于衬底20偏置。偏置电压 Vnw可以在诸如偏置电压供应路径56的路径上被提供到η阱50。偏置电压Vnw可以连接到可以用于与η阱50建立更好的电接触的η+接触区58。偏置电压Vnw可以在路径56和衬底20中形成的ρ+区M之间提供。偏置电压Vffl可以具有任何合适的幅度。偏置电压Vnw 可以是例如1V、5V、10V或者其它合适电压。偏置电压Vffl可以造成在η阱50和衬底20之间的结成形成耗尽区52。随着偏置电压Vffl的幅度增加，耗尽区52的尺寸增大。位于接近处于相对低偏置电平的η阱50的耗尽区52可以变得更大并且最终合并且形成处于更高偏置的层，诸如图4中的耗尽区52所示的层。如果期望，则耗尽区52可以填充衬底20的表面上的η阱50之间的间隔sp。耗尽区52可以具有比η阱50更深地延伸到衬底20中的深度D。
由于耗尽区52不具有电荷载流子，耗尽区52不易受涡流形成的影响。耗尽区52 的存在有效地将电感器38和衬底20之间的高度从高度Hl到高度H2。高度H2是高度Hl 和耗尽区52可以延伸到衬底20中的深度D的和。衬底20上方的电感器38的有效高度的增加可以降低电感器38和衬底20之间的不期望耦合的量并且由此提高电感器38的质量因数Q。图6示出具有用于形成图4的η型区51的η+区58和η阱50的集成电路10的截面图。在金属层M中示出螺旋电感器38的截面图。衬底20可以是ρ型衬底。N阱50 可以形成在衬底20中。N阱50可以被间隔sp分离。N+区58可以形成在η阱50中。N+ 区58可以被硅化以改善导电性。偏置电压Vnw可以沿着诸如偏置电压供应路径56的路径被分配到η+区58。可以在偏置电压供应路径56和可以连接到衬底20的ρ+区M之间提供偏置电压VNW。偏置电压Vnw可以造成在η阱50和衬底20之间的结中形成耗尽区52。任何合适的偏置电压Vffl可以被使用。随着电压Vnw增大，耗尽区52可以形成诸如图6所示的层。耗尽区52可以填充η阱50之间的间隔sp。耗尽区52可以在衬底20的表面下方延伸深度D，深度D大于衬底20中的η阱50的深度。和图5中的耗尽区52 —样，图6的耗尽区 52可以将电感器38和衬底20之间的有效高度从高度Hl增加到Η2。由于N+区58可以具有比N阱50更大的载流子浓度，N+区58的存在还可以用作金属屏蔽，防止磁通从电磁场到达衬底20。图7示出集成电路10的截面图，其中深η阱62、η阱50和η+区58的组合被用于图4的η型掺杂区51。在金属层M中示出电感器38的截面图。衬底20可以是ρ型衬底。 深η阱62可以形成在衬底20中。N阱50可以在深η阱62上方形成并且η+区58可以在 η阱50上方形成。深η阱62、η阱50和η+区58可以被正偏置电压Vffl相对于衬底20偏置。N+区58可以被诸如偏置电压路径56的导电路径连接。偏置电压Vffl可以被施加在衬底20中的偏置电压路径56和ρ+区M之间。偏置电压Vnw可以造成在η型掺杂区和ρ型衬底之间形成耗尽区52。耗尽区52可以填充间隔sp并且可以在衬底20的表面下方延伸深度D。深度D可以在深η阱62下方延伸。深η阱62可以允许耗尽区52的深度D大于当 η阱52被单独使用时的深度D，诸如在图6中。在衬底20中形成耗尽区52可以将电感器 38在衬底20上方的有效高度从高度Hl增加到高度Η2，其中高度Η2是高度Hl+深度D。N+区58还可以不伴随η阱50和深η阱52使用，如图8所示。N+区58可以被硅化以改善导电性。在金属层M中示出螺旋电感器38的截面图。图7中的集成电路10可以具有P型衬底20。N+区58可以形成在衬底20中。如果期望，则可以在η+区58和衬底 20之间施加偏置电压Vffl，使得η+区58相对于衬底20被保持在正偏置电压Vffl。偏置电压 Vffl可以产生可以在衬底20的表面下方延伸深度D的耗尽区52。耗尽区52可以具有将电感器38和衬底20之间的高度从高度Hl增加到高度H2的效果，其中高度H2是高度Hl+深度D。如果期望，则η+区58可以被接地(即Vffl设定为零)。如果η+区58被接地，则η+ 区58可以主要用作金属屏蔽。η型掺杂区的其它组合可以用于图4的η型掺杂区51。例如，深η阱62可以与η 阱50 —起使用但是没有η+区58。深η阱62还可以与η+区58 —起使用但是没有η阱50。 深η阱62还可以被单独使用。具有η+区58的η型掺杂区的组合可以是有利的，因为更导电的η+区58可以用作金属屏蔽。诸如图5中的η+区58的更小的η+区58可以被使用，以与η阱50和深η阱62建立更好的电接触。当使用η型掺杂区51以在衬底20中形成耗尽区52时，期望使η型掺杂区51和耗尽区52延伸穿过直接位于电感器39下方的衬底20的大多数或者全部部分。任何合适的技术可以被使用以将穿过衬底20的该部分的η型掺杂区51图案化。由于η型掺杂区51 具有电荷载流子，可以期望将η型掺杂区51以这样的方式图案化以中断可能在η型掺杂区 51中形成的感应涡流的流动。用一种合适的设置，可以在垂直于电感器38的螺旋的条带中形成η型掺杂区51。图9示出可以用于ρ型衬底20中的η型掺杂区51的图案。衬底20中的η型掺杂区51可以是深η阱、η阱、η+区或者深η阱、η阱、η+区的任意组合。N型掺杂区51可以形成在L形条带中。L形条带51可以具有宽度w并且具有间隔sp。L形区域51可以垂直于图3的螺旋电感器38的螺旋，并且垂直于可能的涡流34的方向定向。当η型掺杂区51 被相对于P型衬底20反向偏置(正偏置)时，可以形成填充η型掺杂区51之间的空间的耗尽区52。偏置电压Vnw可以在诸如偏置电压路径56的路径上提供，偏置电压路径56在图9 中围绕η型掺杂区51的周围形成。偏置电压供应路径56可以形成在任何合适的层中。偏置电压供应路径56可以例如形成在图1的金属层Ml中。偏置电压路径56在图9的设置中围绕周界不完整封闭以阻止偏置电压路径62中形成感应涡流。N型掺杂区51可以被通孔48附接到偏置电压路径56。如果η型掺杂区51是η阱50或者深η阱62 (或者η阱50 和深η阱62的组合)，则η+接触区58可以用于提供通孔48和η型掺杂区51之间的电接触。N+接触区58可以被硅化以改善导电性。图10示出当在诸如η阱50和深η阱62的其它η型区51中形成η+区58时可以使用的图案。在图10中，示出η型区51为L形条带51。图10中的η型区51可以是η阱 50或者深η阱62。N+区58可以在位于η型区51的L形条带内的稍微更细的L形条带58 中形成。N+区58可以被硅化为了改善的导电性。当η+区58和η型区51被偏置时，耗尽区52在衬底20中形成，填充L形条带之间的间隔sp。偏置电压Vnw可以通过诸如偏置电压供应路径56的路径提供。偏置电压供应路径56可以形成在任何合适的金属层中，诸如图1的金属层Ml。N+区58可以通过通孔48附接到偏置电压供应路径56。偏置电压供应路径56可以形成在诸如金属层Ml的金属层中。图10中的N+区58可以用作金属屏蔽，屏蔽衬底20免受可能的涡流。如果期望，则诸如图11的三角梳状图案的图案可以被用于η型掺杂区51。图11 示出P型衬底20的顶视图。图11中的η型掺杂区51可以是η阱50、深η阱62、η+区，或者η阱50、深η阱62和η+区的组合。N型掺杂区51在衬底20中形成为条带。N型掺杂区51的条带可以具有宽度w和间隔sp。条带51被定向使得它们垂直于电感器38的螺旋 (例如参见图2)并且垂直于可能的涡流的方向。当η型掺杂区51被相对于衬底20反向偏置(即正偏置)时，可以形成填充η型掺杂区51的条带之间的空间的耗尽区52。偏置电压 Vffl可以通过偏置电压供应路径56提供。偏置电压供应路径56可以形成在集成电路10的任何合适的层中(例如参见图1)。如果期望，则其它合适的图案可以被用于η型掺杂区51。N型掺杂区51不需要由条带形成。N型掺杂区51不需要以方形几何形状设置而可以具有任何合适的几何形状。图12示出例示衬底20的截面图，其中掺杂区51已经被提供硅化物层200。掺杂区51可以是η阱、η+区、η阱内的η+区(例如，如结合图9的焊盘接触器58描述的用作接触焊盘的η+区或者如结合图10的条带58描述的用于为了金属屏蔽而增强导电性的η+ 条带)，或者其它合适的掺杂区。硅化物200可以通过将镍或者其它合适的材料与硅(例如衬底20的一部分，多晶硅层的一部分等)组合而形成。硅化物200可以改善下方的掺杂区 51的导电性由此提高质量因数Q。附加实施例附加实施例1。一种集成电路，其包括螺旋电感器和具有η型掺杂区的ρ型衬底， 其中η型掺杂区在P型衬底上以三角梳状图案的条带设置，其中条带垂直于电感器的螺旋， 以及其中η型掺杂区被正偏置使得ρ型衬底在η型掺杂区的条带之间被耗尽。附加实施例2。附加实施例1的集成电路，其中η型掺杂区的条带包括η型阱的条带。附加实施例3。附加实施例2的集成电路，其中η型掺杂区的条带包括η+条带。附加实施例4。附加实施例3的集成电路，其中η+条带被硅化。附加实施例5，附加实施例1的集成电路，其中η型掺杂区的条带包括形成在η型阱的条带中的η+条带。附加实施例6。附加实施例5的集成电路，其中η+条带被硅化。附加实施例7。附加实施例1的集成电路，其中η型掺杂区的条带包括在深η型阱上方形成的η型阱。附加实施例8。附加实施例1的集成电路，其中η型掺杂区的条带包括形成在η型阱的条带中的η+条带以及其中η型阱形成在深η型阱上方。附加实施例9。附加实施例8的集成电路，其中η+条带被硅化。附加实施例10。一种集成电路，其包括螺旋电感器；以及位于螺旋电感器下方的具有η型掺杂区的ρ型衬底，其中η型掺杂区在ρ型衬底上被设置为L形条带中。附加实施例11。附加实施例10的集成电路，其中η型掺杂区被正偏置使得ρ型衬底在η型掺杂区的L形条带之间被耗尽。附加实施例12。附加实施例11的集成电路，其中η型掺杂区的条带包括η+条带。附加实施例13。附加实施例12的集成电路，其中η+条带被硅化。附加实施例14。附加实施例11的集成电路，其中η型掺杂区的条带包括形成在η 型阱的条带中的η+条带。附加实施例15。附加实施例14的集成电路，其中η+条带被硅化。附加实施例16。附加实施例11的集成电路，其中η型掺杂区的条带包括在深η型阱上方形成的η型阱。附加实施例17。附加实施例11的集成电路，其中η型掺杂区的条带包括形成在η 型阱的条带中的η+条带，其中η型阱形成在深η型阱上方。附加实施例18。附加实施例17的集成电路，其中η+条带被硅化。以上仅仅是本发明的原理的例示，并且本领域技术人员可以进行各种修改而不偏离本发明的范围和实质。上述实施例可以被单独实施或者组合实施。
权利要求
1.一种集成电路，其包括螺旋电感器；和位于所述螺旋电感器下方的具有η型掺杂区的P型衬底，其中所述η型掺杂区被正偏置使得所述P型衬底在所述η掺杂区之间被完全耗尽。
2.根据权利要求1所述的集成电路，其中所述η型掺杂区包括η型阱。
3.根据权利要求1所述的集成电路，其中所述η型掺杂区包括深η型阱。
4.根据权利要求3所述的集成电路，其中所述η型掺杂区包括η+区。
5.根据权利要求1所述的集成电路，其中所述η型掺杂区被设置在所述P型衬底上的 L形条带中。
6.根据权利要求5所述的集成电路，其中所述η型掺杂区的条带包括η+条带。
7.根据权利要求6所述的集成电路，其中所述η+条带被硅化。
8.根据权利要求5所述的集成电路，其中所述η型掺杂区的条带包括形成在η型阱的条带中的η+条带。
9.根据权利要求8所述的集成电路，其中所述η+条带被硅化。
10.根据权利要求5所述的集成电路，其中所述η型掺杂区的条带包括形成在深η型阱上方的η型阱。
11.根据权利要求5所述的集成电路，其中所述η型掺杂区的条带包括形成在η型阱的条带中的η+条带，其中所述η型阱形成在深η型阱上方。
12.根据权利要求11所述的集成电路，其中所述η+条带被硅化。
13.根据权利要求1所述的集成电路，其中所述η型掺杂区被设置在所述ρ型衬底上的三角梳状图案的条带中，以及其中所述条带垂直于所述电感器的螺旋。
14.根据权利要求13所述的集成电路，其中所述η型掺杂区的条带包括η型阱的条带。
15.根据权利要求14所述的集成电路，其中所述η型掺杂区的条带包括η+条带。
16.根据权利要求15所述的集成电路，其中所述η+条带被硅化。
17.根据权利要求13所述的集成电路，其中所述η型掺杂区的条带包括形成在η型阱的条带中的η+条带。
18.根据权利要求17所述的集成电路，其中所述η+条带被硅化。
19.根据权利要求13所述的集成电路，其中所述η型掺杂区的条带包括形成在深η型阱上方的η型阱。
20.根据权利要求13所述的集成电路，其中所述η型掺杂区的条带包括形成在η型阱的条带中的η+条带，以及其中所述η型阱形成在深η型阱上方。
21.根据权利要求20所述的集成电路，其中所述η+条带被硅化。
全文摘要
本发明提供一种具有掺杂区的集成电路电感器和衬底。衬底可以是p型衬底并且衬底可以具有n型掺杂区。n型掺杂区可以包括n型阱、深n型阱和n+区。n型掺杂区可以以条带图案形成，诸如在三角梳状图案条带或者系列L型条带。条带可以垂直于电感器的螺旋定向。可以向n型掺杂区施加正偏置电压以在n型掺杂区之间的衬底中创建耗尽区。耗尽区可以增加电感器和衬底之间的有效距离，最小化电感器和衬底之间的不期望的耦合效应以及提高电感器的效能。
文档编号H01L27/02GK102301471SQ201080006334
公开日2011年12月28日 申请日期2010年1月19日 优先权日2009年1月30日
发明者J·T·瓦特, S·陈 申请人:阿尔特拉公司