专利名称：高密度沟槽式功率半导体结构与其制造方法
技术领域：
本发明涉及一种功率半导体结构及其制造方法，尤其涉及一种高密度沟槽式功率半导体结构及其制造方法。
背景技术：
图IA至图IC为一传统沟槽式功率半导体结构的部分制造方法。以下描述是以N型功率金氧半场效晶体管(power M0SFET)为例。如图IA所示，首先，提供一 N型硅基材110。然后，利用一光罩(未图示)定义出栅极沟槽120的位置，并利用蚀刻的方式，于N型硅基材110内制作出多个栅极沟槽120。随后，形成一栅极氧化层130于N型硅基材110裸露的表面。接下来，沉积一多晶硅层覆盖于栅极氧化层130上，并且填满栅极沟槽120。然后，回蚀(etch back)去除位于N型娃基材110上方的部分多晶娃层，以构成多个多晶娃栅 极结构140。然后，如图IB所示，形成一绝缘层131覆盖于多晶硅栅极结构140上，接下来，以全面离子布植(blanket on implantation)的方式注入P型掺杂物于N型娃基材110中，以形成一重掺杂区(未图示)。然后，如图IC所示，以加热驱入(drive-in)的制造过程使注入的P型掺杂物向下扩散，形成一位于N型娃基材110内的P型本体区(body)150。随后，注入N型掺杂物于P型本体区150内，再施以加热驱入的制造过程，以形成一源极掺杂区 160。为了缩小金氧半场效晶体管的尺寸以提高元件积集度(integration)，栅极沟槽120的宽度与源极掺杂区160的宽度也必须再缩小。然而，栅极沟槽120的宽度缩小时，会导致多晶硅栅极结构140的栅极电阻大幅提升，而相对地对晶体管的切换速度造成不利的影响，进而造成切换损失(switching loss)的增加；而源极掺杂区160的宽度缩小时,会导致源极掺杂区160的接触电阻上升，使得晶体管导通电阻大幅提升，进而造成传导损失(conduction loss)的增加。因而如何有效改善沟槽式功率半导体结构,使其拥有低栅极阻抗与晶体管导通电阻(Low Rds(ON))，已成了急需解决的问题。因此，寻找一个拥有低导通电阻的高密度沟槽式功率半导体结构，以克服公知技术的种种缺陷，是本技术领域一个重要的课题。
发明内容
本发明所要解决的技术问题在于，针对现有技术的不足，提供一种具有高密度沟槽式功率半导体结构及其制造方法，能够有效地降低栅极阻抗与晶体管导通电阻，进而达到晶体管尺寸再缩小的等级。本发明通过如下方案解决上述技术问题为达到上述目的，本发明提供一种高密度沟槽式功率半导体结构的制造方法。包括下列步骤先形成至少一栅极沟槽于一硅基材内，然后，形成一栅极氧化层覆盖该硅基材的裸露表面。接下来，形成一栅极多晶硅结构于该栅极沟槽内后，再形成一绝缘层于该栅极沟槽内并且覆盖该栅极多晶硅结构。接下来，形成具有一第一导电型的一本体区，然后，注入第二导电型的掺杂物于上述本体区内，用以形成一源极掺杂区。接下来，移除部分该栅极氧化层与该绝缘层，以裸露该栅极多晶硅结构与该源极掺杂区的表面。随后，形成一绝缘结构于该栅极沟槽的侧壁，该绝缘结构具有一预定厚度。接下来，沉积一金属层于该栅极多晶硅结构与该源极掺杂区的表面，并且施以一加热制程，以形成该第一自对准金属硅化物层于该栅极多晶娃结构的表面与该第二自对准金属娃化物层于该源极掺杂区的表面。最后，形成一介电结构于该第一自对准金属硅化物层上，以及形成一源极金属层于该介电结构与该第二自对准金属硅化物层上。其中，该绝缘结构，用以形成一适当距离于该第一自对准金属硅化物层与该第二自对准金属硅化物层之间。本发明还提供一种高密度沟槽式的功率半导体结构。包括一硅基材，多个栅极沟槽，位于该娃基材内，其中每一栅极沟槽包含一栅极氧化层，覆盖于该栅极沟槽的内侧表面，以及—栅极多晶娃结构，位于该栅极沟槽内，并且，该栅极多晶娃结构的一上表面与该 位于该本体区的一上部分。一绝缘结构，位于该栅极多晶硅结构上方，并且覆盖该栅极沟槽的一侧壁。一第一自对准金属硅化物层，位于该栅极多晶硅结构的一上表面，该第一自对准金属硅化物层的上表面位于该源级掺杂区的一半深度以下。一第二自对准金属硅化物层，位于该源极掺杂区的一上表面。一介电结构，填入该栅极沟槽，以覆盖该第一自对准金属娃化物层。以及，一源极金属层，通过该第二自对准金属硅化物层电性连接该源极掺杂区。以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本发明的权利要求保护范围。而有关本发明的其他目的与优点，将在后续的说明与附图中加以阐述。
图IA至图IC为现有技术的沟槽式功率半导体结构的部分制造方法；图2A至图2E为本发明的沟槽式功率半导体结构的制作方法的实施例一；图3A至图3B为本发明的沟槽式功率半导体结构的制作方法的实施例二 ；图4A至图4B为本发明的沟槽式功率半导体结构的制作方法的实施例三。主要元件附图标记说明现有技术硅基材110栅极沟槽120栅极氧化层130绝缘层131多晶硅栅极结构140P型本体区150源极掺杂区160本发明硅基材210，310栅极沟槽220，320
栅极氧化层230，330绝缘层231，334绝缘缓冲层232绝缘结构233，433介电结构234栅极多晶硅结构240，340本体区250,4δ0源极掺杂区260，460’ 第二导电型掺杂区461金属硅化物层270，472’栅极金属硅化物层271源极金属层280
具体实施例方式本发明的主要技术特征在于利用自对准金属硅化物(salicide)的制造方法，于栅极沟槽内的多晶硅栅极结构与源极掺杂区上形成金属硅化物，以解决缩小栅极沟槽与源极掺杂区宽度时，所遭遇的栅极阻抗与晶体管导通电阻大幅上升问题。这对于深亚微米元件是很重要的课题，因为接触电阻与接触面积成反比，当元件缩小后，接触电阻会相对地增力口，进而影响元件的驱动能力，因此利用本发明能再进一步达到缩小晶体管尺寸，提升元件积集度(integration),另外,在电路布局设计上也可以节省元件所占的面积,减少寄生电容，改善高频运作特性。图2A至图2E为本发明沟槽式功率半导体结构的制作方法的实施例一。如图2A所示，形成多个栅极沟槽220于一硅基材210内。随后，形成一栅极氧化层230覆盖该硅基材210的裸露表面，包含栅极沟槽220的内侧表面以及硅基材210的上表面。此栅极氧化层230亦可以由其他绝缘的材料所取代。接下来，形成一栅极多晶硅层于栅极氧化层230的上与栅极沟槽220内，并将硅基材210上与栅极沟槽220内部分的栅极多晶硅层移除，以形成栅极多晶硅结构240于栅极沟槽220内，并且该栅极多晶硅结构240的顶部，与硅基材210的表面(如图虚线所示)，存在一适当距离L，此L距离约为1000 3000埃。然后，形成一绝缘层于栅极多晶娃结构240与娃基材210上方,并将娃基材210上方多余的绝缘层与栅极氧化层230移除，仅留下具有足够厚度的绝缘层231于栅极多晶硅结构240上。就一较佳实施例而言，前述绝缘层可以由氧化硅所构成，并且，多余的绝缘层与栅极氧化层230可以直接采用回蚀(etch back)的制造方法一并去除。随后，形成一绝缘缓冲层232于绝缘层231上与硅基材210上，此绝缘缓冲层232厚度约为200 300埃，可防止后续离子注入步骤时，杂质扩散所造成的污染。上述的栅极氧化层230、绝缘层231与绝缘缓冲层232亦可为同一物质。接下来，如图2B所不,注入第一导电型的掺杂物于娃基材210内，以形成一掺杂区(未图示)。随后，针对掺杂区内的第一导电型的掺杂物，进行热扩散过程。在此热扩散过程中，掺杂区内的掺杂物向下扩散，而形成一本体区250。随后，注入第二导电型的掺杂物于本体250内，并施以另一道热扩散过程，以形成源极掺杂区260于硅基材210的表面，该源极掺杂区260的底部(深度)必须要低于栅极多晶硅结构240的上表面。接下来，如图2C所示，移除绝缘层231与绝缘缓冲层232，并且裸露出栅极多晶硅结构240与硅基材210的上表面，随后，形成一绝缘结构233于栅极沟槽220内裸露的侧壁。此绝缘结构233的厚度约为700 3000埃，可用来防止沟槽式功率半导体结构尺寸再缩小时，源极金属硅化物层接触到栅极金属硅化物层(形成于后续制程中)，导致沟槽式功率半导体的损坏。以较佳实施例而言，上述绝缘结构233的厚度大于栅极氧化层230的厚度。随后，如图2D所示，沉积一金属层，并施以第一次快速升温退火的处理，升温温度约为760C，使金属层与源极掺杂区260、栅极多晶硅结构240的界面上反应生成硅化物。至于受到绝缘结构233所覆盖的源极掺杂区260，则不会与金属层反应成金属硅化物，所以此步骤为自对准的过程。随后，再利用选择性蚀刻，去除未反应的金属材料，留下形成源极掺杂区260上方的金属娃化物层270,与栅极多晶娃结构240上方的栅极金属娃化物层271。为了进一步降低金属硅化物的阻值，可选择再做第二次的升温退火处理，此时，升温温度约 为850C。上述的金属层一般选自Ti (TiN)、Co、Ni及其组成的物质群，依据需求可为不同的金属。为了防止金属硅化物层270接触到栅极金属硅化物层271，上述栅极金属硅化物层271的表面与金属娃化物层270的垂直距离,最好是大于源极掺杂区260的一半厚度(如虚线所示)。于栅极多晶硅结构240与源极掺杂区260上，利用自对准金属硅化物制造过程完成金属硅化物层，可以有效的降低接触电阻，并进一步提升元件的驱动能力。接下来，如图2E所示，形成一适当厚度的介电结构234覆盖于栅极金属硅化物层271上,最后,沉积一源极金属层280于介电结构234与金属娃化物层270上，以电性连结至源极掺杂区260。以较佳实施例而言,上述介电结构234的表面接近于娃基材210的表面，以确保金属硅化物层270完全连结至源极金属层280。其次，在本实施例中，介电结构234完全覆盖绝缘结构233。不过，本发明并不限于此，上述绝缘结构233亦可不需要全部被介电结构234覆盖。图3A至图3B为本发明沟槽式功率半导体结构的制作方法的实施例二。其中与实施例一的差异处，如图3A图所不,在栅极多晶娃结构340完成后,先移除位于娃基材310表面与栅极沟槽320内部份栅极氧化层330，随后，如图3B图所示，形成绝缘层334于栅极多晶娃结构340与娃基材310上方，因为栅极多晶娃结构340的掺杂浓度大于娃基材310,于绝缘层334形成时，栅极多晶硅结构340上绝缘层(氧化层)的成长速度会大于硅基材310上的绝缘层(氧化层)，因此，于栅极多晶硅结构340上的绝缘层334能有足够厚度，以抵挡后续源极掺杂区的离子注入步骤，同时避免源极掺杂区的杂质经由栅极沟槽的侧边扩散到栅极多晶硅结构340里，随后步骤与实施例一相同，在此不予赘述。图4A至图4B为本发明沟槽式功率半导体结构的制作方法的实施例三。其中与实施例一的差异处，在于形成源极掺杂区的热扩散过程的步骤，延迟至与金属硅化物的快速升温退火处理一起完成。图4A所示，在形成本体区450后，注入第二导电型的掺杂物于本体450内，形成第二导电型掺杂区461，接下来，移除部分栅极氧化层与绝缘层(未图示)，并且裸露出栅极多晶硅结构440的上表面，随后，形成绝缘结构433于栅极沟槽内裸露的侧壁。接下来，沉积一金属层472于栅极多晶娃结构440与第二导电型掺杂区461上,接下来，如图4B所示，施以快速升温退火处理，同时形成源极掺杂区460’与金属硅化物层472’，随后步骤与实施例一相同，在此不予赘述。
如上所述，本发明在上文中已以较佳实施例揭示，本领域普通技术人员应理解的是，该实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与该实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以下文的权利要求保护范围所界定的内容为准。
权利要求
1.一种高密度沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤 形成至少一栅极沟槽于一娃基材内； 形成一栅极氧化层覆盖该硅基材的裸露表面； 形成一栅极多晶娃结构于该栅极沟槽内； 形成一绝缘层于该栅极沟槽内并且覆盖该栅极多晶硅结构； 形成具有一第一导电型的一本体区； 注入一第二导电型的掺杂物于该本体区内，用以形成一源极掺杂区； 移除部分该栅极氧化层与该绝缘层，以裸露该栅极多晶硅结构与该源极掺杂区的表面； 形成一绝缘结构于该栅极沟槽的侧壁，该绝缘结构具有一预定厚度； 沉积一金属层于该栅极多晶硅结构与该源极掺杂区的裸露表面，并施以一加热制程，以形成一第一自对准金属娃化物层于该栅极多晶娃结构的表面与一第二自对准金属娃化物层于该源极掺杂区的表面； 形成一介电结构于该栅极沟槽内，以覆盖该第一自对准金属硅化物层；以及 形成一源极金属层于该介电结构与该第二自对准金属娃化物层上。
2.如权利要求I所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，其中，于注入该第二导电型的掺杂物的步骤后，还包括施以一源极掺杂热扩散过程。
3.如权利要求I所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，其中，该第一自对准金属硅化物层的上表面与该第二自对准金属硅化物层的垂直距离大于该源级掺杂区的深度的一半。
4.如权利要求I所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，其中，该栅极氧化层、该绝缘层、该绝缘结构与该介电结构是由同一物质构成。
5.如权利要求I所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，其中，移除部分该栅极氧化层与该绝缘层，以裸露该栅极多晶硅结构与该源极掺杂区的表面的步骤包括于形成该绝缘层于该栅极沟槽内的步骤前，移除部分该栅极氧化层以裸露该栅极沟槽的侧壁与该娃基材的表面。
6.如权利要求I所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，其中，于形成该绝缘层于该栅极沟槽内的步骤后，还包括 形成一绝缘缓冲层于该绝缘层上。
7.一种高密度沟槽式的功率半导体结构，其特征在于，包括 一娃基材； 多个栅极沟槽，位于该硅基材内 一栅极氧化层，覆盖于该栅极沟槽的内侧表面； 一栅极多晶娃结构，位于该栅极沟槽内，并且，该栅极多晶娃结构的一上表面与该栅极沟槽的开口相隔一预定距离； 一本体区，位于该相邻的栅极沟槽之间； 一源极掺杂区，位于该本体区的一上部分； 一绝缘结构，位于该栅极多晶硅结构上方，并且覆盖该栅极沟槽的一侧壁； 一第一自对准金属娃化物层，位于该栅极多晶娃结构的一上表面；一第二自对准金属硅化物层，位于该源极掺杂区的一上表面； 一介电结构，填入该栅极沟槽，以覆盖该第一自对准金属硅化物层；以及 一源极金属层，通过该第二自对准金属硅化物层电性连接该源极掺杂区。
8.如权利要求7所述的高密度沟槽式的功率半导体结构，其特征在于，其中，该第一自对准金属硅化物层的上表 面与该第二自对准金属硅化物层的垂直距离大于该源级掺杂区的深度的一半。
9.如权利要求7所述的高密度沟槽式的功率半导体结构，其特征在于，其中，该绝缘结构的厚度大于该栅极氧化层的厚度。
10.如权利要求7所述的高密度沟槽式的功率半导体结构，其特征在于，其中，该介电结构覆盖该绝缘结构。
11.如权利要求7所述的高密度沟槽式的功率半导体结构，其特征在于，其中，该第一自对准金属硅化物层与该第二自对准金属硅化物层是由同一物质构成。
全文摘要
本发明提供一种高密度沟槽式功率半导体结构与其制造方法。制造方法包括形成至少一个栅极沟槽于硅基材内、一栅极氧化层覆盖硅基材裸露表面、一栅极多晶硅结构于栅极沟槽内、一绝缘层于栅极沟槽内并覆盖栅极多晶硅结构、一具有第一导电型的本体区；注入第二导电型的掺杂物于本体区内，用以形成源极掺杂区；移除部分栅极氧化层与绝缘层，裸露栅极多晶硅结构与源极掺杂区表面；形成具有厚度的绝缘结构于栅极沟槽侧壁；沉积金属层于栅极多晶硅结构与源极掺杂区的表面，施以加热制程，形成第一自对准金属硅化物层于栅极多晶硅结构表面与第二自对准金属硅化物层于源极掺杂区表面；形成介电结构于第一自对准金属硅化物层、源极金属层于介电结构与第二自对准金属硅化物层。
文档编号H01L21/336GK102810475SQ20111014222
公开日2012年12月5日 申请日期2011年5月30日 优先权日2011年5月30日
发明者许修文 申请人:科轩微电子股份有限公司