专利名称：后栅工艺移除多晶硅假栅制程的监控方法
技术领域：
本发明涉及一种半导体器件的制造方法，更具体地讲，涉及一种后栅エ艺移除多晶硅假栅制程的监控方法。
背景技术：
随高K/金属栅工程在45纳米技术节点上的成功应用，使其成为亚30纳米以下技术节点不可缺少的关键模块化工程。目前只有坚持高K/后金属栅(gate last)路线的英特尔公司在45纳米和32纳米量产上取得了成功。近年来紧随IBM产业联盟的三星、台积电、英飞凌等业界巨头也将之前开发的重点由高K/先金属栅(gate first)转向gate last工程。Gate last工程中，在完成离子高温退火后，需要把多晶栅挖掉，而后在填充进金 属栅电极，流程详见图I。如图1A，衬底I上依次形成绝缘层2、多晶硅假栅极3、栅极侧壁
4、层间介质层(IDL)5。如图1B，去除多晶硅假栅极3，形成栅极开ロ 6，然后填充金属栅电极材料。多晶栅侧壁4为氧化硅或氮化硅材料的侧墙(spacer)，多晶栅下面的绝缘层2是淀积好的闻K或是氧化娃或是氮氧化娃材料。目如，エ业界有ニ条エ艺路线来完成多晶假栅的去除工作，分别是干法刻蚀，湿法刻蚀，以及干法-湿法混合刻蚀；从实验及报道的结果看，更倾向于后2种方法。多晶假栅3去除后，需要进行有效的监控手段来判断多晶硅是否完全去除掉，任何多晶的残留都会对器件电性能造成极大的负面影响。该项エ艺属于32nm及以下的先进エ艺，在多晶假栅3移除后如何有效对制程进行监控，尚未见任何报道。最直观的方法是通过扫描电子显微镜看多晶假栅3移除后晶圆的横截面，但这种方法对晶圆具有破坏性，并且反馈结果很慢，无法直接用于量产时对制程的有效监控。同吋，目前集成电路エ业界对エ艺制程的监控大部分采用的是光学量测手段，而随技术节点的不断縮小，器件结构越来越复杂，叠层的薄膜越来越薄，传统光学量测方法遇到了很大挑战。为此，急需一种直观的，对晶圆无损伤的快速准确有效的监控方法来判断多晶假栅移除得是否彻底。
发明内容
因此，本发明的目的在于提出一种后栅エ艺移除多晶硅假栅制程的监控方法，以便快速准确有效监控判断多晶硅假栅是否彻底移除，同吋，该量测方法对晶圆不会带来损伤。本发明提供了一种后栅エ艺移除多晶硅假栅制程的监控方法，包括以下步骤在晶圆表面形成多晶硅假栅结构以及测试结构；确定测试结构密度量测目标及误差范围；使用XRR设备测量测试结构的密度，判断多晶硅假栅是否完全移除。本发明还提供了一种后栅エ艺移除多晶硅假栅制程的监控方法，包括以下步骤在晶圆表面形成多晶硅假栅结构以及测试结构；确定测试结构中绝缘层厚度量测目标及误差范围；使用XRR设备测量绝缘层和多晶硅的厚度，判断多晶硅是否完全移除和/或发生过刻蚀。其中，测试结构与多晶硅假栅采用相同エ艺同时制作在相同水平面内。其中，测试结构包括衬底上的绝缘层、多晶硅、侧壁、层间介质层。其中，测试结构具有预定的图形密度，该图形密度定义为多晶硅宽度与多晶硅间距的比值。其中，测试结构的密度范围为10%-100%。其中，测试结构的密度范围为50%。其中，测试结构位于晶圆内部独立芯片单元的切割线上，或者位于独立芯片单元内部。其中，测试结构为长方形或者正方形。其中，测试结构的尺寸为20 μ mX20 μ m、30 μ mX 30 μ m、50 μ mX 50 μ m 中的一种。其中，绝缘层为高k材料、氧化硅或氮氧化硅。其中，通过实验性设计(DOE)结合XRR测试手段，获取多晶硅被完全去除的样品晶 圆的测试结构密度和/或绝缘层厚度以及误差范围。其中，如果测试结构密度和/或绝缘层厚度超出误差范围，则判定多晶硅没有完全去除，需要二次处理。本专利提出了两条多晶假栅移除后的监控路线和测试结构，采用了 X射线反射技术(XRR)监控多晶假栅移除是否移除彻底，该技术可以有效监控多层薄膜的厚度和密度，具有快速量测，结果准确的优点，该技术在集成电路エ业界的应用刚处于起步阶段，是ー种很有发展潜カ的晶圆エ艺监控手段。依照本发明的量测方法，可以快速准确有效监控判断多晶硅假栅是否彻底移除，同时该量测方法对晶圆不会带来损伤。本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
以下參照附图来详细说明本发明的技术方案，其中图I显示了现有技术的后栅エ艺示意图；图2显示了 XRR测量技术示意图；图3显示了测试图形的形状和尺寸示意图；以及图4显示了测试图形的结构示意图。
具体实施例方式以下參照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提出采用XRR量测技术对后栅エ艺多晶硅假栅移除进行监控，并给出相应的测试结构。需要指出的是，类似的附图标记表示类似的结构。本发明提出了基于X射线反射技术(X-ray ref lectivity,简称XRR)的量测方法来解决上述技术问题。该技术在集成电路エ业界的应用刚处于起步阶段，是ー种很有发展潜カ的エ艺监控手段。其基本原理是将X射线以一定角度达到样品表面，X射线在穿透薄膜后遇到下ー层材料界面时会发生反射；通过计算入射X射线和反射X射线的相位差来获得所测薄膜的厚度。从薄膜中反射出的X射线携带了薄膜信息，该技术可以有效測量复杂多层薄膜的厚度和密度。其突出的X射线强穿透性特点使得量测过程不受金属和非金属材料的限制，叠层越多越有利于其建模和量測。同时该方法具有量测速度快，结果准确的优点，其量测过程见简图2，从X射线源以某一特定角度向晶圆表面发射X射线，在其对称位置上设置X射线检测器，通过相连的计算控制系统依据相位差得到膜厚。实施例I參照附图1，在衬底I上依次形成绝缘层2、多晶硅假栅极3、栅极侧壁4、层间介质层(IDL)5，然后去除多晶硅假栅极3，形成栅极开ロ 6。由图I可见，在多晶假栅3移除后，晶圆当层薄膜的质量(也即晶圆表面上IDL5及其之间所夹设的侧壁4、栅极开ロ 6的各层薄膜质量之和)将明显减小，密度随之减小；因此通过对晶圆特定测试结构密度的监控，即可判断多晶假栅是否完全去除干净；采用该方法测量将具有测试结果直观，对晶圆无损伤 以及测量效率高的特点，适合多晶假栅移除后对エ艺的有效监控。具体地，依照本发明的一个实施例的后栅エ艺移除多晶硅假栅的方法包括以下步骤首先，在晶圆表面形成多晶硅假栅结构以及测试结构。如图I所示，晶圆表面形成有多晶硅假栅结构，也即在衬底I上依次形成绝缘层2、多晶硅假栅极3、栅极侧壁4、层间介质层(IDL)5，然后去除多晶硅假栅极3，形成栅极开ロ 6。同时，如图3、图4所示，在晶圆表面通过与形成多晶硅假栅相同的エ艺在同一水平面内形成多晶硅材质的测试结构7。测试结构7形状为例如矩形，实例可举证正方形或长方形结构，只要其结构对于特定角度的X射线反射能形成特定的相位差。对于实施例所举的正方形而言，尺寸(长a乘以宽b)包括但不限于20μπιΧ20μπι、30μπιΧ30μπι、50μπιΧ50μπι等，參见图3。测试结构7的图形为带侧墙多晶栅，与制程エ艺统一，放大图见图4，也即测试结构7也包括衬底I、绝缘层2、栅极侧壁4、IDL5。测试结构7的图形密度定义为多晶栅宽度c与多晶栅之间宽度d的比值，即c/d，其密度范围10%-100%，实例可举证50% ;对于50%的图形密度，c的具体尺寸以实际产品的栅宽度(gate CD)为准。测试结构7位置可以在晶圆内部独立芯片单元的切割线上以节省芯片面积，或是独立芯片单元内部以个性化设置不同芯片之间的测试图形以便针对不同的栅宽度而调整。其次，确定测试结构密度量测目标及误差范围。可以先在测试用的晶圆(也即不用于最后切割成芯片产品的备用晶圆)上专门形成多个测试图形7，也可以在某一晶圆上的不同区域形成多个测试图形7,通过这种实验性设计(design of experimental,DOE)以及采用XRR测试手段，确定某一产品型号的晶圆在多晶假栅移除干净后(可以针对样片做破坏性的SEM或TEM测试，选取那些多晶硅假栅3被完全去除的晶圆作为样本)的测试图形7的密度，也即标准测试图形密度，此时多晶硅假栅3的厚度应为O。測量多批次晶圆多片的数据后，得到测试图形7密度的变化范围。根据上述结果合理定义晶圆测试结构密度量测目标及误差范围，例如DOE和XRR得到某一产品型号的晶圆上多晶硅假栅3完全去除时测试结构的密度为50%，其变化范围为5%，则判定多晶硅假栅完全去除且没有过刻蚀的标准是测试结构7密度为50% ±5%。其中，DOE实验目的就是找到多晶假栅彻底去除后，晶圆测试结构密度的变化范围。然后，去除多晶硅假栅以及测试结构中的多晶硅并干燥。可以采用碳氟基等离子体刻蚀的干法刻蚀来去除多晶硅假栅3以及测试结构7中的多晶硅，也可以采用Κ0Η、ΤΑΜΗ等刻蚀液湿法刻蚀去除多晶硅假栅3，还可以是这些干法、湿法刻蚀的混合刻蚀。合理选择刻蚀原料的流量或浓度、气压等等參数来控制刻蚀速度，使得在给定时间内多晶硅假栅3以及测试结构7中的多晶硅基本被完全刻蚀。干燥过程可以是放入恒温箱中烘烤，或是使用氮气、氩气等惰性气流吹干。接着，使用XRR设备测量测试结构7密度，判断多晶硅是否完全移除。如果测试结构7的密度在误差范围内(容差范围已由第2步确定)，可认为多晶假栅3已经腐蚀去除干净。如果多测试结构7的密度不在误差范围内，则认为多晶假栅3没有完全去除干净，需要重新再处理，也即将本批次样品送回エ艺线进行二次刻蚀。以上本发明的实施例通过实验性设计得到多晶硅假栅完 全去除后的密度变化范围，然后通过X射线反射设备测试实际产品的测试结构密度，从而判定多晶硅假栅3是否被完全移除。这种测试以及后栅刻蚀去除多晶硅假栅的方法，避免了对于大规模产品均采用SEM或TEM的破坏性测试，提高了测试效率节省了成本。实施例2与实施例I类似，依照本发明的另ー个实施例的后栅エ艺移除多晶硅假栅的方法包括以下步骤首先，在晶圆表面形成多晶硅假栅结构以及测试结构。如图I所示，晶圆表面形成有多晶硅假栅结构，也即在衬底I上依次形成绝缘层2、多晶硅假栅极3、栅极侧壁4、层间介质层(IDL)5，然后去除多晶硅假栅极3，形成栅极开ロ 6。同时，如图3、图4所示，在晶圆表面通过与形成多晶硅假栅相同的エ艺在同一水平面内形成多晶硅材质的测试结构7。测试结构7形状为例如矩形，实例可举证正方形或长方形结构，只要其结构对于特定角度的X射线反射能形成特定的相位差。对于实施例所举的正方形而言，尺寸(长a乘以宽b)包括但不限于20μπιΧ20μπι、30μπι X 30m、50 μ mX 50 μ m等，參见图3。测试结构7的图形为带侧墙多晶栅，与制程エ艺统一，放大图见图4，也即测试结构7也包括衬底I、绝缘层2、栅极侧壁4、IDL5。测试结构7的图形密度定义为多晶栅宽度c与多晶栅之间宽度d(也即多晶硅栅间距d)的比值，S卩c/d，其密度范围10%-100%，实例可举证50% ;对于50%的图形密度，c的具体尺寸以实际产品的栅宽度(gate CD)为准。测试结构7位置可以在晶圆内部独立芯片单元的切割线上以节省芯片面积，或是独立芯片单元内部以个性化设置不同芯片之间的测试图形以便针对不同的栅宽度而调整。其次，确定绝缘层厚度量测目标及误差范围。可以先在测试用的晶圆(也即不用于最后切割成芯片产品的备用晶圆)上专门形成多个测试图形7，也可以在某一晶圆上的不同区域形成多个测试图形7,通过这种实验性设计(design of experimental,DOE)以及采用XRR测试手段，确定某一产品型号的晶圆在多晶假栅移除干净后(可以针对样片做破坏性的SEM或TEM测试，选取那些多晶硅假栅3被完全去除的晶圆作为样本)的测试图形7底部的绝缘层2厚度，也即标准绝缘层厚度，此时多晶硅假栅3的厚度应为O。測量多批次晶圆多片的数据后，得到绝缘层2厚度变化的范围。根据上述结果合理定义晶圆绝缘层厚度量测目标及误差范围，例如DOE和XRR得到某一产品型号的晶圆上多晶硅假栅3完全去除时绝缘层2厚度为15nm，其变化范围为lnm，则判定多晶硅假栅完全去除且没有过刻蚀的标准是晶圆上绝缘层2厚度为15 ± lnm。然后，去除多晶硅假栅以及测试结构中的多晶硅并干燥。可以采用碳氟基等离子体刻蚀的干法刻蚀来去除多晶硅假栅3以及测试结构7中的多晶硅，也可以采用Κ0Η、ΤΑΜΗ等刻蚀液湿法刻蚀去除多晶硅假栅3，还可以是这些干法、湿法刻蚀的混合刻蚀。合理选择刻蚀原料的流量或浓度、气压等等參数来控制刻蚀速度，使得在给定时间内多晶硅假栅3以及测试结构7中的多晶硅基本被完全刻蚀。接着，使用XRR设备测量测试结构7中绝缘层2和多晶硅3厚度，判断多晶硅是否完全移除和/或发生过刻蚀。如果多晶硅3的厚度为0，且绝缘层2厚度在误差范围内(容差范围已由第2步确定)，可认为多晶假栅3已经腐蚀去除干净，且没有过腐蚀发生。如果多晶硅3厚度为0，绝缘层2厚度超过误差范围，则认为发生过刻蚀，本批次产品报废。如过多晶硅3厚度不为0，即使测出绝缘层2厚度在误差范围内，也认为多晶假栅3没有完全去除干净，需要重新再处理，也即将本批次样品送回エ艺线进行二次刻蚀。依照以上本发明第二实施例的测试以及刻蚀方法，由于同时測量绝缘层和多晶硅厚度，不仅可以方便快捷准确的判定是否完全移除多晶硅栅，还能同时判定是否发生过刻蚀，因此测试更加方便高效，得到的产品良率以及可靠性有大幅提升。
依照本发明的量测以及刻蚀方法，避免了对于大规模产品均采用SEM或TEM的破坏性测试，提高了测试效率节省了成本。此外，还能同时判定是否发生过刻蚀，因此测试更加方便高效，得到的产品良率以及可靠性有大幅提升。尽管已參照ー个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
权利要求
1.一种后栅工艺移除多晶硅假栅制程的监控方法，包括以下步骤 在晶圆表面形成多晶硅假栅结构以及测试结构； 确定测试结构密度量测目标及误差范围； 使用XRR设备测量测试结构的密度，判断多晶硅假栅是否完全移除。
2.一种后栅工艺移除多晶硅假栅制程的监控方法，包括以下步骤 在晶圆表面形成多晶硅假栅结构以及测试结构； 确定测试结构中绝缘层厚度量测目标及误差范围；以及 使用XRR设备测量绝缘层和多晶硅的厚度，判断多晶硅是否完全移除和/或发生过刻蚀。
3.如权利要求I或2的方法，其中，测试结构与多晶硅假栅采用相同工艺同时制作在相同水平面内。
4.如权利要求I或2的方法，其中，测试结构包括衬底上的绝缘层、多晶硅、侧壁、层间介质层。
5.如权利要求I或2的方法，其中，测试结构具有预定的图形密度，该图形密度定义为多晶硅宽度与多晶硅间距的比值。
6.如权利要求I或2的方法，其中，测试结构位于晶圆内部独立芯片单元的切割线上，或者位于独立芯片单元内部。
7.如权利要求I或2的方法，其中，测试结构为长方形或者正方形。
8.如权利要求7的方法，其中，测试结构的尺寸为20iimX20iim、30iimX30iim、50 u mX 50 u m 中的一种。
9.如权利要求I或2的方法，其中，测试结构的密度范围为10%-100%。
10.如权利要求9的方法，其中，测试结构的密度范围为50%。
11.如权利要求2的方法，其中，绝缘层为高k材料、氧化硅或氮氧化硅。
12.如权利要求I或2的方法，其中，通过实验性设计(DOE)结合XRR测试手段，获取多晶硅被完全去除的样品晶圆的测试结构密度和/或绝缘层厚度以及误差范围。
13.如权利要求I或2的方法，其中，如果测试结构密度和/或绝缘层厚度超出误差范围，则判定多晶娃没有完全去除，需要二次处理。
全文摘要
本发明提供了一种后栅工艺移除多晶硅假栅制程的监控方法，包括以下步骤在晶圆表面形成多晶硅假栅结构以及测试结构；确定测试结构密度量测目标及误差范围；使用XRR设备测量测试结构的密度，判断多晶硅假栅是否完全移除。该技术可以有效监控多层薄膜的厚度和密度，具有快速量测，结果准确的优点，该技术在集成电路工业界的应用刚处于起步阶段，是一种很有发展潜力的晶圆工艺监控手段。依照本发明的量测方法，可以快速准确有效监控判断多晶硅假栅是否彻底移除，同时该量测方法对晶圆不会带来损伤。
文档编号H01L21/66GK102810491SQ20111014972
公开日2012年12月5日 申请日期2011年6月3日 优先权日2011年6月3日
发明者杨涛, 赵超, 李俊峰, 闫江, 陈大鹏 申请人:中国科学院微电子研究所