专利名称：非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法
技术领域：
本发明涉及一种非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法。
背景技术：
已知有一种具有控制栅极与电荷蓄积层，且利用热电子(hot electron)或傅勒-诺德翰O^owler-Nordheim)电流等来进行将电荷注入至电荷蓄积层的快闪存储器 (flash memory) 0此存储器单元(cell)利用阈值电压根据电荷蓄积层的电荷蓄积状态相异的情形来存储“ 1”或“ 0，，的单位数据。为了以良好效率进行将电子注入至电荷蓄积层与从电荷蓄积层释出电子，即单位数据的写入与擦除，浮置栅极与控制栅极之间的电容耦合的关系很重要。浮置栅极与控制栅极间的电容愈大，则愈可有效地将控制栅极的电位传递至浮置栅极，借此，即易于进行写入、擦除。为了增大浮置栅极与控制栅极间的电容，现有技术已提出一种如图46所示的 Tri-Control Gate Surrounding Gate Transistor(TCG-SGT)Flash Memory Cell，三向控制栅极环绕式栅极晶体管快闪存储器单元)(例如参照非专利文献1)。此TCG-SGT快闪存储器单元的控制栅极，具有除覆盖浮置栅极的侧面外，尚且覆盖浮置栅极的上表面、下表面的构造，因此可将浮置栅极与控制栅极间的电容增大，而易于进行写入、擦除。非专禾丨J 文献 1 Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka, "A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory”(一种新型三向控制栅极环绕式栅极晶体管快闪存储器单元),Solid-State Electronics (固态电子学)，第50卷，第6 10,924-928 页，2006年6月。
发明内容
(发明所欲解决的问题)然而，若要以图46所示的TCG-SGT快闪存储器单元来增大浮置栅极与控制栅极间的电容，需将浮置栅极增厚。当浮置栅极膜厚变薄时，就难以将浮置栅极与控制栅极间的电容增大。鉴于现有技术中存在的问题，本发明的目的在于提供一种具有使用岛状半导体的构造的非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法，可增大浮置栅极与控制栅极间的电容。(解决问题的手段)为了达成所述目的，本发明的第1实施方式为一种非易失性半导体存储器晶体
管，具有
岛状半导体，从衬底侧依序形成有源极区域、沟道(channel)区域及漏极区域；浮置栅极，以包围所述沟道区域的外周的方式使穿隧(tunnel)绝缘膜介设(介于两者之间)配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间(interpoly)绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；在所述浮置栅极与所述控制栅极的下表面及内侧面之间、及所述浮置栅极与所述控制栅极线的下表面之间，分别介设配置有多晶硅层间绝缘膜。此外，优选为还具有以位于所述浮置栅极的下方的方式配置于所述衬底上，而且厚度比所述穿隧氧化膜及多晶硅层间绝缘膜的至少一方还厚的第1绝缘膜。此外，为了达成所述目的，本发明的第2实施方式为一种非易失性半导体存储器的制造方法，该非易失性半导体存储器具有浮置栅极，以包围岛状半导体的外周的方式使穿隧绝缘膜介设配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；该制造方法包括以下步骤在形成于衬底的既定位置的源极线上形成多个所述岛状半导体的步骤；在相邻接的所述岛状半导体之间与所述源极线上形成绝缘膜的步骤；通过沉积导电性材料于所述绝缘膜上而形成浮置栅极膜的步骤；在所述浮置栅极膜上形成光刻胶的步骤，该光刻胶具有在相对于所述控制栅极线所延伸的既定方向正交的方向延伸的沟；使用所述光刻胶，将所述浮置栅极膜在所述沟的下方区域且为所述绝缘膜的上方通过蚀刻予以分离，且在各所述岛状半导体形成浮置栅极的步骤；在相邻接的所述岛状半导体的2个所述浮置栅极的上方，以包围所述岛状半导体的外周的方式在各所述岛状半导体形成控制栅极的步骤；及形成所述控制栅极线的步骤，该控制栅极线用以连接相邻接的所述岛状半导体的所述控制栅极彼此之间。(发明效果)依据本发明，可提供一种具有使用岛状半导体的构造的非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法，可增大浮置栅极与控制栅极间的电容。
图1为显示本发明实施例的非易失性半导体存储器晶体管的主要部分的剖面图。图2A为本发明实施例的非易失性半导体存储器的平面图，图2B为图2A的X-X' 线的剖面图，图2C为图2A的Y-Y'线的剖面图。图3A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图;3B为图3A的X-X'线的剖面图，图3C为图3A的Y-Y'线的剖面图。图4A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图4B为图4A的X-X'线的剖面图，图4C为图4A的Y-Y'线的剖面图。图5A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图，图5B为图5A的X-X'线的剖面图，图5C为图5A的Y-Y'线的剖面图。图6A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图6B为图6A的X-X'线的剖面图，图6C为图6A的Y-Y'线的剖面图。图7A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图7B为图7A的X-X'线的剖面图，图7C为图7A的Y-Y'线的剖面图。图8A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图8B为图线的剖面图，图8C为图线的剖面图。图9A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图9B为图9A的X-X'线的剖面图，图9C为图9A的Y-Y'线的剖面图。图IOA为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图IOB为图IOA的X-X'线的剖面图，图IOC为图IOA的Y-Y'线的剖面图。图IlA为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图IlB为图IlA的X-X'线的剖面图，图IlC为图IlA的Y-Y'线的剖面图。图12A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图12B为图12A的X-X'线的剖面图，图12C为图12A的Y-Y'线的剖面图。图13A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图13B为图13A的X-X'线的剖面图，图13C为图13A的Y-Y'线的剖面图。图14A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图14B为图14A的X-X'线的剖面图，图14C为图14A的Y-Y'线的剖面图。图15A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图15B为图15A的X-X'线的剖面图，图15C为图15A的Y-Y'线的剖面图。图16A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图16B为图16A的X-X'线的剖面图，图16C为图16A的Y-Y'线的剖面图。图17A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图17B为图17A的X-X'线的剖面图，图17C为图17A的Y-Y'线的剖面图。图18A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图18B为图ISAWX-X'线的剖面图，图18C为图ISAWY-Y'线的剖面图。图19A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图19B为图19A的X-X'线的剖面图，图19C为图19A的Y-Y'线的剖面图。图20A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图20B为图20A的X-X'线的剖面图，图20C为图20A的Y-Y'线的剖面图。图21A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图21B为图21A的X-X'线的剖面图，图21C为图21A的Y-Y'线的剖面图。图22A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图22B为图22A的X-X'线的剖面图，图22C为图22A的Y-Y'线的剖面图。图23A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图2 为图23A的X-X'线的剖面图，图23C为图23A的Y-Y'线的剖面图。图24A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图24B为图24A的X-X'线的剖面图，图MC为图24A的Y-Y'线的剖面图。
图25A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图25B为图25A的X-X'线的剖面图，图25C为图25A的Y-Y'线的剖面图。图2队为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图沈8为图26A的X-X'线的剖面图，图^C为图^A WY-Y'线的剖面图。图27A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图27B为图27A的X-X'线的剖面图，图27C为图27A的Y-Y'线的剖面图。图28k为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图观8为图28A的X-X'线的剖面图，图^C为图^A WY-Y'线的剖面图。图^A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图^B为图^A的X-X‘线的剖面图，图^C为图^A的Y-Y‘线的剖面图。图30A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图30B为图30A的X-X'线的剖面图，图30C为图30A的Y-Y'线的剖面图。图31A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图31B为图31A的X-X'线的剖面图，图31C为图31A的Y-Y'线的剖面图。图32A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图32B为图32A的X-X'线的剖面图，图32C为图32A的Y-Y'线的剖面图。图33A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图3 为图33A的X-X'线的剖面图，图33C为图33A的Y-Y'线的剖面图。图34A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图34B为图34A的X-X‘线的剖面图，图34C为图34A的Y-Y‘线的剖面图。图35A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图35B为图35A的X-X'线的剖面图，图35C为图35A的Y-Y'线的剖面图。图36A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图36B为图36A的X-X'线的剖面图，图36C为图36A的Y-Y'线的剖面图。图37A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图37B为图37A的X-X'线的剖面图，图37C为图37A的Y-Y'线的剖面图。图38A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图38B为图38A的X-X'线的剖面图，图38C为图38A的Y-Y'线的剖面图。图39A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图39B为图39A的X-X'线的剖面图，图39C为图39A的Y-Y'线的剖面图。图40A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图40B为图40A的X-X‘线的剖面图，图40C为图40A的Y-Y‘线的剖面图。图41A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图41B为图41A的X-X'线的剖面图，图41C为图41A的Y-Y'线的剖面图。图42A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图42B为图42A的X-X‘线的剖面图，图42C为图42A的Y-Y‘线的剖面图。图43A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图， 图4 为图43A的X-X‘线的剖面图，图43C为图43A的Y-Y‘线的剖面图。图44A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图，
6图44B为图44A的X-X’线的剖面图，图44C为图44A的Y-Y’线的剖面图。 图45A为用以说明本发明实施例的非易失性半导体存储器的制造方法的平面图，
图45B为图45A的X-X‘线的剖面图，图45C为图45A的Y-Y‘线的剖面图。图46为现有技术例的SGT其中，附图标记说明如下101硅衬底102、110、111、112、116、127、129、130、131、144、149、150、151、154、155 氧化膜103、107、108、109、145、146、147、148、159 氮化膜104、105、106、136、137、138、152、172、180、181、182 光刻月交113、114、115、301岛状半导体117、118、119氧化膜边壁120源极线121、122、123、303源极区域124、125、126、304沟道区域128第1绝缘膜、氧化膜132、133、134、305穿隧绝缘膜135、143多晶硅139U40U4U306浮置栅极142,307多晶硅层间绝缘膜153aU53bU53c,308a控制栅极153,308控制栅极线156,157,158,302漏极区域160、161、162、163氮化膜边壁164、165、166、167、168、169 金属半导体化合物170接触部阻挡层171层间膜173、174、175接触孔176、177、178接触部179金属183、184、185比特线201,202,203非易失性半导体存储器晶体管306b第1浮置栅极部306c第2浮置栅极部501、502、503绝缘膜边壁。
具体实施例方式以下参照
本发明的实施例。另外，本发明并不限定于以下所示实施例。图1为显示本发明的实施例的非易失性半导体存储器晶体管的剖面图。如图1所示，此非易失性半导体存储器晶体管从衬底侧依序形成源极区域303、沟道区域304及漏极区域302，并且构成圆柱状岛状半导体301。再者，非易失性半导体存储器晶体管具有浮置栅极306，以包围沟道区域304的外周的方式使穿隧绝缘膜305介设配置于其间；控制栅极308a，以包围浮置栅极306的外周的方式使多晶硅层间绝缘膜307介设配置于其间；及控制栅极线308，电性连接于控制栅极308a，且朝既定方向(图1的右方向)延伸。在浮置栅极306与控制栅极308a的下表面及内侧面之间、及浮置栅极306与控制栅极线308的下表面之间，分别介设配置有多晶硅层间绝缘膜307。如图1所示，浮置栅极306具有第1浮置栅极部306b，与控制栅极308a的下表面相对向；及第2浮置栅极部306c，与控制栅极线308的下表面相对向。通过此第1浮置栅极部306b及第2浮置栅极部306c，即可增大浮置栅极306与控制栅极308a及控制栅极线308间的电容(静电电容)。图2A、图2B、图2C分别显示本实施例的非易失性半导体存储器的平面图、图2A的 X-X'剖面图、图2A的Y-Y'剖面图。如图2A及图2B所示，此非易失性半导体存储器以朝硅衬底101上的行列方向中的多个行(row)方向，分别以一直线状而且以大致等角度间隔整齐排列配置有多个(在该图中3个)具有图1所示构造的非易失性半导体存储器晶体管201、202、203而构成。在图2A至图2C所示的非易失性半导体存储器中，于硅衬底101上的行列方向中的列(column)方向的第1列，配置有非易失性半导体存储器晶体管201。如图2A、图2B、图2C所示，在此非易失性半导体存储器晶体管201中，从硅衬底 101侧依序形成有源极区域121、沟道区域IM及漏极区域156，并且构成岛状半导体113。非易失性半导体存储器晶体管201具有浮置栅极139，以包围沟道区域124的外周的方式，而且使穿隧绝缘膜132介设于与该沟道区域IM之间而配置；及控制栅极153a， 以包围浮置栅极139的外周的方式，而且在使多晶硅层间绝缘膜142介设于与该浮置栅极 139之间的状态下而配置。再者，在控制栅极153a中，电性连接有在非易失性半导体存储器晶体管201、202之间朝既定方向(图2B的左右方向)延伸的控制栅极线153(在图2B中一体性显示控制栅极153a与控制栅极线153)。如图2B所示，浮置栅极139具有与控制栅极153a的下表面相对向的部分(相当于图1的第1浮置栅极部306b)、及与控制栅极线153的下表面相对向的部分(相当于图1 的第2浮置栅极部306c)。在非易失性半导体存储器晶体管201中，于浮置栅极139的下表面，配置有厚度比穿隧绝缘膜132及多晶硅层间绝缘膜142还厚的氧化膜(第1绝缘膜)128。在此，氧化膜 128的厚度比穿隧氧化膜132及多晶硅层间绝缘膜142的任一者的厚度都厚。然而不限定于此，氧化膜1 也可比穿隧绝缘膜132及多晶硅层间绝缘膜142的至少一方的厚度还厚。在图2A至图2C所示的非易失性半导体存储器中，于硅衬底101上的行列方向中的列方向的第2列，配置有非易失性半导体存储器晶体管202。如图2A、图2B、图2C所示，在此非易失性半导体存储器晶体管202中，从硅衬底 101侧依序形成有源极区域122、沟道区域125及漏极区域157，并且构成岛状半导体114。非易失性半导体存储器晶体管202具有浮置栅极140，以包围沟道区域125的外周的方式，而且使穿隧绝缘膜133介设于与该沟道区域125之间而配置；及控制栅极153b，以包围浮置栅极140的外周的方式，而且在使多晶硅层间绝缘膜142介设于与该浮置栅极 140之间的状态下而配置。再者，在控制栅极153a中，电性连接有在非易失性半导体存储器晶体管202、203之间朝既定方向(图2B的左右方向)延伸的控制栅极线153(在图1中一体性显示控制栅极15 与控制栅极线153)。如图2B所示，浮置栅极140具有与控制栅极15 的下表面相对向的部分(相当于图1的第1浮置栅极部306b)、及与控制栅极线153的下表面相对向的部分(相当于图1 的第2浮置栅极部306c)。在非易失性半导体存储器晶体管202中，于浮置栅极140的下表面，配置有厚度比穿隧绝缘膜133及多晶硅层间绝缘膜142还厚的氧化膜(第1绝缘膜)128。在此，氧化膜 128的厚度比穿隧氧化膜133及多晶硅层间绝缘膜142的任一者的厚度都厚。然而不限定于此，氧化膜1 也可比穿隧绝缘膜133及多晶硅层间绝缘膜142的至少一方的厚度还厚。在图2A至图2C所示的非易失性半导体存储器中，于硅衬底101上的行列方向中的列方向的第3列，配置有非易失性半导体存储器晶体管203。如图2A、图2B、图2C所示，在此非易失性半导体存储器晶体管203中，从硅衬底 101侧依序形成有源极区域123、沟道区域1 及漏极区域158，并且构成岛状半导体115。非易失性半导体存储器晶体管203具有浮置栅极141，以包围沟道区域126的外周的方式，而且使穿隧绝缘膜134介设于与该沟道区域1 之间而配置；及控制栅极153c， 以包围浮置栅极141的外周的方式，而且在使多晶硅层间绝缘膜142介设于与该浮置栅极 141之间的状态下而配置。再者，在控制栅极153a中，电性连接有朝既定方向(图2B的左右方向)延伸的控制栅极线153(在图1中一体性显示控制栅极153c与控制栅极线153)。如图2B所示，浮置栅极141具有与控制栅极153c的下表面相对向的部分(相当于图1的第1浮置栅极部306b)、及与控制栅极线153的下表面相对向的部分(相当于图1 的第2浮置栅极部306c)。在非易失性半导体存储器晶体管203中，于浮置栅极141的下表面，配置有厚度比穿隧绝缘膜134及多晶硅层间绝缘膜142还厚的氧化膜(第1绝缘膜)128。在此，氧化膜 128的厚度比穿隧氧化膜134及多晶硅层间绝缘膜142的任一者的厚度都厚。然而不限定于此，氧化膜1 也可比穿隧绝缘膜134及多晶硅层间绝缘膜142的至少一方的厚度还厚。在图2A至图2C所示的非易失性半导体存储器中，非易失性半导体存储器晶体管 201、202、203的源极区域121、122、123分别形成于非易失性半导体存储器晶体管201、202、 203的岛状半导体113、114、115的下方部位，并且电性连接于硅衬底101上的源极线120。 此外，非易失性半导体存储器晶体管201、202、203的漏极区域156、157、158经由接触部 (contact) 176、177、178 而连接于比特(bit)线 183、184、185。如图2A至图2C所示，控制栅极线153以将相邻接的岛状半导体113、114、115的控制栅极153a、153b、153c彼此予以连接的方式朝既定方向延伸。以下参照图3A至图45C说明用以形成本发明的实施例的非易失性半导体存储器所具有的存储器单元阵列(array)的构造的制造步骤的一例。参照图3A至图3C，使氧化膜102成膜于硅衬底101上。之后，从氧化膜102上沉积氮化膜103。接着参照图4A至图4C，在氮化膜103上的既定位置，形成用以形成岛状半导体113、114、115(参照图 2A 至图 2C)的光刻胶(resist) 104、105、106。接着参照图5A至图5C，通过反应性离子蚀刻(RIE)以光刻胶104、105、106为掩模 (mask)，将氮化膜103、氧化膜102予以蚀刻。借此，在硅衬底101上分别形成由氮化膜107 及氧化膜110所构成的硬掩模(hard mask)、由氮化膜108及氧化膜111所构成的硬掩模、 由氮化膜109及氧化膜112所构成的硬掩模。接着参照图6A至图6C，进一步通过反应性离子蚀刻，以光刻胶104、105、106为掩模，将硅衬底101予以蚀刻，形成岛状半导体113、114、115。接着参照图7A至图7C将光刻胶104、105、106剥离。接着参照图8A至图8C，使氧化膜116沉积于岛状半导体113、114、115的外周壁面及岛状半导体113、114、115间的底面。接着参照图9A至图9C，将氧化膜116予以蚀亥IJ，在岛状半导体113、114、115的外周壁面，形成氧化膜边壁(sidewall)117U18U190接着参照图IOA至图10C，在硅衬底101注入砷(参照箭头As)，且在硅衬底101表面形成属于η型(第2导电型)半导体的源极线120，并且在岛状半导体113、114、115 (参照图9Α至图9C)的下方部位，以均与源极线120电性连接的方式形成源极区域121、122、 123。此时，沟道区域124U25U26分别形成于源极区域121、122、123、与氮化膜107及氧化膜110、氮化膜108及氧化膜111、氮化膜109及氧化膜112之间。接着参照图IlA至图11C，将氧化膜边壁117、118、119通过蚀刻予以去除。接着参照图12Α至图12C，以在源极线120上及氮化膜107、108、109上厚度较厚的方式、而且在岛状半导体113、114、115(参照图9々至图90的外周壁面厚度较薄的方式沉积氧化膜127。接着参照图13Α至图13C，通过各向同性(isotropic)蚀刻，将沉积于岛状半导体 113、114、115(参照图9A至图9C)的外周壁面的氧化膜127予以蚀刻。借此，在通过蚀刻将岛状半导体113、114、115的外周壁面的氧化膜127予以去除之后，也会在相邻接的岛状半导体113、114、115(参照图9A至图9C)之间与源极线120上残存属于绝缘膜的氧化膜 128。再者，在氮化膜107、108、109上，分别残存氧化膜1四、130、131成圆盘状。如此，参照图12A至图12C，氧化膜127之所以残存为氧化膜129、130、131，由于在源极线120上及氮化膜107、108、109上以厚度较厚的方式沉积氧化膜127，并在岛状半导体113、114、115的外周壁面以厚度较薄的方式沉积氧化膜127，且将该氧化膜117使用在任一方向都以相同速度进行蚀刻的各向同性蚀刻之故。再者，在此源极线120上残留的氧化膜128，在所获得的非易失性半导体存储器晶体管201、202、203中，分别成为第1绝缘膜128(参照图2B至图 2C)，而有助于浮置栅极139、140、141与源极线120之间的电容的降低。接着参照图14A至图14C，进行栅极氧化，且在岛状半导体113、114、115(参照图 9A至图9C)的外周壁面形成穿隧绝缘膜132、133、134。接着参照图15A至图15C，将成为浮置栅极的多晶硅135使用多晶硅等的导电性材料来沉积。接着参照图16A至图16C，以分别覆盖彼此邻接的岛状半导体113、114、115 (参照图9A至图9C)的方式形成光刻胶136、137、138。光刻胶136、137、138分别具有配置于光刻胶136、137、138之间，并且朝相对于控制栅极线153所延伸的既定方向(图16B的左右方
10向)正交的方向延伸的沟。控制栅极线153以将相邻接的岛状半导体113、114、115(参照图9A至图9C)的控制栅极153a、153b、153c彼此连接的方式朝既定方向延伸(参照图2A 至图2C)。接着参照图17A至图17C，使用光刻胶136、137、138作为掩模，将多晶硅135通过蚀刻在所述沟的下方区域且在氧化膜1 上予以分离，且在各岛状半导体113、114、115(参照图9A至图9C)形成浮置栅极139、140、141。接着参照图18A至图18C，将光刻胶136、137、138予以剥离。接着参照图19A至图19C，从源极线120上的氧化膜128、浮置栅极139、140、141 及氧化膜129、130、131上形成多晶硅层间绝缘膜142。之后，在多晶硅层间绝缘膜142上沉积多晶硅143，且通过CMP (Chemical Mechanical Polishing，化学机械研磨)进行平坦化， 而使氧化膜129、130、131的前端部露出。在此，多晶硅层间绝缘膜142也可由氧化膜、氧化膜、氮化膜、氧化膜的叠层构造、高电介质膜的任一者形成。接着参照图20A至图20C，将氧化膜129、130、131通过蚀刻予以去除。接着参照图21A至图21C，将多晶硅143予以蚀刻且回蚀(etch back)至既定深度。接着参照图22A至图22C，将多晶硅层间绝缘膜142所露出的部分通过蚀刻予以去除。接着参照图23A至图23C，将浮置栅极139、140、141所露出的部分、与多晶硅143 的一部分通过蚀刻予以去除。通过此蚀刻，来决定所获得的非易失性半导体存储器晶体管 201、202、203的栅极长度。接着参照图24A至图24C将氧化膜144予以沉积。之后，从氧化膜144上沉积氮化膜145。接着参照图25A至图25C，通过各向异性(anisotropic)蚀刻，将氮化膜145、氧化膜144予以蚀刻。然后，使氮化膜145及氧化膜144(参照图24A至图MC)残存于岛状半导体113、114、115、穿隧绝缘膜132、133、134、以及氮化膜107及氧化膜110、氮化膜108及氧化膜111、氮化膜109及氧化膜112的外周壁面成边壁(sidewall)状。借此，在各岛状半导体113、114、115(参照图9A至图9C)，分别形成由氮化膜146及氧化膜149所构成的绝缘膜边壁501、氮化膜147及氧化膜150所构成的绝缘膜边壁502、氮化膜148及氧化膜 151所构成的绝缘膜边壁503。接着参照图^A至图^C，以朝图沈々、图^B的左右方向延伸的方式形成用以形成控制栅极线153的光刻胶152，以覆盖绝缘膜边壁501、502、503及氮化膜107、108、109。接着参照图27A至图27C，使用绝缘膜边壁501、502、503、光刻胶152作为掩模，将多晶硅143、多晶硅层间绝缘膜142及浮置栅极139、140、141予以蚀刻，借此而形成控制栅极153a、153b、153c及控制栅极线153。如此一来，即在所获得的非易失性半导体存储器晶体管201、202、203中，浮置栅极139、140、141形成具有与控制栅极153a、153b、153c的下表面相对向的部分、及与控制栅极线153的下表面相对向的部分的构造。接着参照图28A至图^C，将氧化膜128的露出部分予以蚀刻而形成第1绝缘膜 128。接着参照图29A至图^C，将光刻胶152予以剥离，且进行控制栅极线153、浮置栅极139、140、141及源极线120的各表层部的氧化，而在控制栅极线153、浮置栅极139、140、 141上形成氧化膜154，及在源极线120上形成氧化膜155。接着参照图30A至图30C，将氮化膜107、108、109、氮化膜146、147、148予以剥离。接着参照图31A至图32C，将氧化膜110、111、112、氧化膜149、150、151、氧化膜 154、155及穿隧绝缘膜132、133、134予以剥离，使岛状半导体113、114、115 (参照图9A至图 9C)的沟道区域124、125、126露出。接着参照图32A至图32C，在岛状半导体113、114、115的沟道区域124、125、126的上层部注入砷(参照箭头As)，且形成属于η型半导体的漏极区域156、157、158。接着参照图33Α至图33C，以覆盖岛状半导体113、114、115 (参照图9Α至图9C)及源极线120的方式沉积氮化膜159。接着参照图34Α至图34C，将氮化膜159予以蚀刻，使氮化膜159残存于岛状半导体113、114、115(参照图9A至图9C)的侧壁与控制栅极线153的侧壁成边壁状，而形成氮化膜边壁 160、161、162、163。接着参照图35A至图35C，为了达成低电阻化，使用金属材料对岛状半导体113、 114、115、控制栅极线153及源极线120施以硅化物(silicide)步骤，而形成金属半导体化合物 164、165、166、167、168、169。接着参照图36A至图36C，以覆盖岛状半导体113、114、115及氮化膜边壁160、 161、162、163的方式，使用绝缘性材料沉积接触部阻挡层(contact stopper) 170，并且进一步在接触部阻挡层170上层沉积层间膜171之后，通过CMP予以平坦化。接着参照图37A至图37C，在层间膜171上的既定位置，形成用以形成接触孔173、 174、175(参照图38A至图38C)的光刻胶172。接着参照图38A至图38C，以光刻胶172为掩模，将层间膜171予以蚀刻，形成接触孔173、174、175，使接触部阻挡层170的表面露出。接着参照图39A至图39C，将光刻胶172予以剥离。接着参照图40A至图40C，将位于接触孔173、174、175的底部的接触部阻挡层170 通过蚀刻予以去除。接着参照图41A至图41C，在接触孔173、174、175内，使用导电性物质形成接触部 176、177、178，且与岛状半导体113、114、115 (参照图9A至图9C)的漏极区域156、157、158
电性连接。接着参照图42A至图42C，使用金属材料在层间膜171及接触部176、177、178上沉积金属(metal) 179。接着参照图43A至图43C，在金属179上，形成用以形成要获得的非易失性半导体存储器晶体管201,202,203的比特线183、184、185的光刻胶180、181、182。接着参照图44A至图44C，使用光刻胶180、182、183作为掩模，且将金属179予以蚀刻而形成比特线183、184、185。接着参照图45A至图45C，将光刻胶180、181、182予以剥离。借此，完成图2A至图 2C所示的非易失性半导体存储器。另外，本发明在不脱离本发明的广义精神与范围下，均可进行各种实施例及变化。 此外，所述实施例为用以说明本发明的一实施例，并非用以限定本发明的范围。
权利要求
1.一种非易失性半导体存储器晶体管，其特征在于，具有 岛状半导体，从衬底侧依序形成有源极区域、沟道区域及漏极区域；浮置栅极，以包围所述沟道区域的外周的方式使穿隧绝缘膜介设配置于其间； 控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；在所述浮置栅极与所述控制栅极的下表面及内侧面之间、及所述浮置栅极与所述控制栅极线的下表面之间，分别介设配置有多晶硅层间绝缘膜。
2.根据权利要求1所述的非易失性半导体存储器晶体管，其特征在于，非易失性半导体存储器晶体管还具有第1绝缘膜，以位于所述浮置栅极的下方的方式配置于所述衬底上，而且厚度比所述穿隧绝缘膜及多晶硅层间绝缘膜的至少一方还厚。
3.一种非易失性半导体存储器的制造方法，该非易失性半导体存储器具有浮置栅极，以包围岛状半导体的外周的方式使穿隧绝缘膜介设配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；该制造方法的特征在于，包括以下步骤在形成于衬底的既定位置的源极线上形成多个所述岛状半导体的步骤； 在相邻接的所述岛状半导体之间与所述源极线上形成绝缘膜的步骤； 通过于所述绝缘膜上沉积导电性材料而形成浮置栅极膜的步骤； 在所述浮置栅极膜上形成光刻胶的步骤，该光刻胶具有在相对于所述控制栅极线所延伸的既定方向正交的方向延伸的沟；使用所述光刻胶，将所述浮置栅极膜在所述沟的下方区域且为所述绝缘膜的上方通过蚀刻予以分离，且在各所述岛状半导体形成浮置栅极的步骤；在相邻接的所述岛状半导体的2个所述浮置栅极的上方，以包围所述岛状半导体的外周的方式在各所述岛状半导体形成控制栅极的步骤；及形成所述控制栅极线的步骤，该控制栅极线用以连接相邻接的所述岛状半导体的所述控制栅极彼此之间。
全文摘要
本发明公开了一种非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法，具有使用岛状半导体的构造，可增大浮置栅极与控制栅极间的电容。非易失性半导体存储器晶体管具有岛状半导体(301)，从硅衬底侧依序形成有源极区域(303)、沟道区域(304)及漏极区域(302)；浮置栅极(306)，以包围沟道区域的外周的方式使穿隧绝缘膜(305)介设配置于其间；控制栅极(308a)，以包围浮置栅极的外周的方式使多晶硅层间绝缘膜(307)介设配置于其间；及控制栅极线(308)，电性连接于控制栅极，且朝既定方向延伸。在浮置栅极(306)与控制栅极(308a)的下表面及内侧面之间、及浮置栅极(306)与控制栅极线(308)的下表面之间，分别介设配置有多晶硅层间绝缘膜(307)。
文档编号H01L21/8247GK102347370SQ20111016533
公开日2012年2月8日 申请日期2011年6月13日 优先权日2010年7月27日
发明者中村广记, 舛冈富士雄 申请人:新加坡优尼山帝斯电子私人有限公司