专利名称：检验图案、图案缝合检验方法及半导体晶片的制作方法
技术领域：
本发明涉及一种检验图案、图案缝合检验方法及包含该检验图案的半导体晶片(wafer)，特别涉及一种双重图案技术中的检验图案、图案缝合检验方法及包含该检验图案的半导体晶片。
背景技术：
由于集成电路制造技术的快速发展，现代集成电路中的单元更为紧密，比传统的集成电路中的单元间的间隔更小。例如，集成电路制程技术要求已从微米级变成奈米等级。因此，在图案被映像至半导体晶片之前，为使透过掩膜进行曝光以准确地形成图案布局，微影技术必需更为精确地被执行。目前的微影技术面临许多未解决的问题。日益紧密的组件、间距造成光绕射，造成布局图案的失真，其可能影响到集成电路制程的可靠度。双重图案技术(double patterning technology)通常用于奈米等级的浸润微影技术(immerse lithography technology)。双重图案技术是将集成电路布局图案由一组掩膜上分解至两组掩膜上，通过双重曝光技术得到更细微的布局图案间距(Pitch)。虽然双重图案技术可缩减布局图案间距,但是应用在布局图案分解，由一组掩膜上分解至两组掩膜上，仍有许多待解决的问题。由于布局图案的次图案(sub-pattern)的相对位置关系，将导致集成电路制程的可靠度(reliability)明显下降，且降低布局图案的可印制性(printability)。图案间距亦可能在集成电路制程中造成集成电路布局图案的缺陷(例如图案间距位移或图案短路)，如此降低集成电路布局或电路组件的可靠度。因此，有必要提供一创新且具进步性的双重图案技术中的检验图案(monitoring pattern)、图案缝合(patternstitch)检验方法及包含该检验图案的半导体晶片，以解决上述问题。
发明内容
本发明的目的在于提供一种双重图案技术中的图案缝合检验图案，用以检查图案缝合区域中的图案线段位移及增加集成电路布局的可靠度及可印制性。在本发明的一实施例中，该双重图案技术中的图案缝合检验图案包括多个图案线段(pattern cut),所述多个图案线段包括至少一线型端线段(line-ended cut)及至少一非线型端线段(non-line-ended cut),其中每一图案线段具有一缝合关键尺寸(stitchingcritical dimension, CD)。本发明另提供一种利用检验图案于双重图案技术中，检验图案缝合的方法，用以检查图案缝合区域中的图案线段位移，及增加集成电路布局的可靠度及可印制性。在本发明的一实施例中，该利用检验图案于双重图案技术中检验图案缝合的方法包含以下步骤相对于一半导体晶片的至少一区域设置一检验图案，其中该半导体晶片的所述至少一区域具有一相应该检验图案的目标图案(target pattern),该检验图案包括多个图案线段,所述多个图案线段包括至少一线型端线段及至少一非线型端线段，其中每一图案线段具有一缝合关键尺寸；比对该目标图案及该检验图案相应的缝合关键尺寸；及依据缝合关键尺寸的比对结果决定调整该目标图案的图案缝合的方式。本发明另提供一种半导体晶片。在本发明的一实施例中，该半导体晶片包括至少一目标图案，该目标图案相应一于双重图案技术中检验图案缝合的检验图案，该检验图案包括多个图案线段，所述多个图案线段包括至少一线型端线段及至少一非线型端线段，其中每一图案线段具有一缝合关键尺寸。上文已相当广泛地概述本发明的技术特征，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求标的的其它技术特征将描述于下文。本发明所属技术领域中具有通常知识的人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域中具有通常知识的人员亦应了解，这类等效建构无法脱离所附的权利要求所界定的本发明的精神和范围。 通过参照前述说明及下列附图，本发明的技术特征得以获得完全了解。
图I显示本发明一实施例的检验图案的示意图；图2-图3显示本发明一实施例的用以构成该检验图案的一第一掩膜及一第二掩膜的示意图；图4显不本发明一实施例的半导体晶片的不意图；图5显不本发明一实施例的半导体晶片的目标图案的不意图；图6-图8显示图5中所选部分的放大图；及图9显示本发明一实施例的利用检验图案于双重图案技术中检验图案缝合的方法的流程图。其中，附图标记说明如下20检验图案21线型端线段22转角型线段23T 型线段 2330第一掩膜31-33 垂直线34-36 水平线37-39 斜线31' -33'垂直线34' -36'水平线37' -39'斜线40第二掩膜41-43 垂直线44-46 水平线47-49 斜线
41' -43'垂直线44' -46'水平线47' -49'斜线50半导体晶片51-54半导体晶片的四个角落部分55半导体晶片的中间部分60目标图案61线型端线段重叠区域
62转角型线段重叠区域63T型线段重叠区域64图案线段的断路900检验图案缝合的方法901-903 步骤CD1-CD6缝合关键尺寸
具体实施例方式图I显示本发明一实施例的检验图案20的示意图。图2-3显示本发明一实施例的用以构成该检验图案20的一第一掩膜30及一第二掩膜40的示意图。配合参考图1-3，该第一掩膜30及该第二掩膜40分别具有该检验图案20的一半图案。在本实施例中，该第一掩膜30包括多个垂直线31' -33'、多个水平线34' -36'及多个斜线37' -39'。该第二掩膜40包括多个垂直线41' -43'、多个水平线44' -46'及多个斜线47' -49'。该检验图案20相应于由重叠的该第一掩膜30及该第二掩膜40所构成的图案。在本实施例中，该第一掩膜30设置于该第二掩膜40上,然而,该第一掩膜30可设置于该第二掩膜40下方。在该检验图案20中，多个垂直线31-33及41_43、多个水平线34_36及44-46、多个斜线37-39及47-49分别相应于所述多个垂直线31' -33'及41' -43'、所述多个水平线34' -36'及44' -46'、所述多个斜线37' -39'及47' -49'。配合参考图I-图3，在本发明一实施例中，该双重图案技术中的图案缝合检验图案20可包括多个图案线段(pattern cut)，所述多个图案线段包括至少一线型端线段(line-ended cut)及至少一非线型端线段(non-line-ended cut),其中每一图案线段具有一缝合关键尺寸(stitching critical dimension,(⑶))。所述至少一线型端线段可为一垂直线型端线段、一水平线型端线段或一倾斜线型端线段。所述至少一非线型端线段包括至少一转角型线段或至少一 T型线段，或上述的组合。较佳地，该图案线段包括至少一线型端线段、至少一转角型线段及至少一 T型线段。在本实施例中，该检验图案20的图案线段包括多个线型端线段21、多个转角型线段22及多个T型线段23。所述多个线型端线段21例如由垂直线33及43构成，所述多个转角型线段22例如由该垂直线31及该水平线44构成，所述多个T型线段23例如由该垂直线32及该水平线46构成。要注意的是，每一重叠的斜线37-39及斜线47-49可视为线型端线段21。在图I中，一线型端线段21、一转角型线段22及一 T型线段23的缝合关键尺寸分别定义为⑶I、⑶2及⑶3。一线型端线段21通常伴随着高重叠敏感度，而一转角型线段22及一 T型线段23通常伴随着相对较低的重叠敏感度。因此，一区域内的线型端线段为于双重图案技术中检验图案缝合区域的图案线段的关键。图4显示本发明一实施例的半导体晶片50的示意图。在本发明的一实施例中，该检验图案20在双重图案化中转移至一半导体晶片50，如此该半导体晶片50包括至少一目标图案60，该目标图案60相应于双重图案技术中检验图案缝合的检验图案20。该目标图案60包括多个图案线段，所述多个图案线段包括至少一线型端线段及至少一非线型端线段，其中每一图案线段具有一缝合关键尺寸。图5显示本发明一实施例的半导体晶片50的目标图案60的示意图。在本实施例中，该半导体晶片50的四个角落部分51、52、53、54及中间部分55具有该目标图案60。该目标图案60包括多个线型端线段重叠区域61、多个转角型线段重叠区域62及多个T型线 段重叠区域63。在图5中，一线型端线段重叠区域61、一转角型线段重叠区域62及一 T型线段重叠区域63的缝合关键尺寸分别定义为CD4、CD5及CD6。在实务上，该目标图案60的所述多个缝合关键尺寸⑶4、⑶5及⑶6可利用扫猫式电子显微镜(scanning electronmicroscope, SEM)量测,但不以此为限。理论上，由于该目标图案60为依据该检验图案20而形成，因此，该半导体晶片50的目标图案60应该相同于该检验图案20，而该目标图案60的缝合关键尺寸CD4、CD5及CD6应该相同于该检验图案20的缝合关键尺寸⑶I、⑶2及⑶3。然而，例如一第一掩膜30及 一第二掩膜40间未对准或位移，可能会窄化该目标图案60的图案缝合区域中的缝合关键尺寸⑶4、⑶5及⑶6(如图6-图8所示，其中图6-图8可视为图5中所选部分61、62及63的放大图)，或造成图案线段64的断路(如图5所示)，如此将降低包含该目标图案60的该半导体晶片50的可靠度。为了改善包含该目标图案60的该半导体晶片50的可靠度，本发明提供一种利用检验图案于双重图案技术中检验图案缝合的方法，用以检查图案缝合区域中的图案线段位移及增加集成电路布局的可靠度及可印制性。图9显示本发明一实施例的利用检验图案于双重图案技术中检验图案缝合的方法的流程图。相对于一半导体晶片50的至少一区域设置一检验图案20，其中该半导体晶片50的至少一区域具有相应该检验图案20的一目标图案60。配合参考步骤901、图I及图4-图5，该检验图案20可以(但不限定)相对地设置于该半导体晶片50的四个角落部分51、52、53、54及中间部分55，且该检验图案20的图案线段相应该半导体晶片50的切割线(未图示)。参考步骤902，比对相应缝合区域中的该目标图案60及该检验图案20的缝合关键尺寸⑶4、⑶5、⑶6及⑶I、⑶2、⑶3，以检查图案线段的缺陷(例如该半导体晶片50的未对准或位移)。参考步骤903，依据缝合关键尺寸的比对结果决定调整该目标图案60的图案缝合的方式。在本发明一实施例中，若该目标图案60的一缝合关键尺寸小于相应的该检验图案20的一缝合关键尺寸，且该目标图案60的较小缝合关键尺寸是因所述两个掩膜(例如第一掩膜30及第二掩膜40)的重叠位移所造成，进行所述两个掩膜的重叠关系的调整；若该目标图案60的一缝合关键尺寸小于相应的该检验图案20的一缝合关键尺寸，且该目标图案60的较小缝合关键尺寸是因图案缝合容许量(tolerance)所造成，进行缝合长度的补偿。由此，图案线段的缺陷(例如该半导体晶片50的未对准或位移)可被检出及修正，并且可增加集成电路布局的可靠度及可印制性。本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域中具有通常知识的人员应了解，在不背离所附权利要求书所界定的本发明精神和范围内，本发明的教示及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它制程予以取代，或者采用上述二种方式的组合。此外，本案的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成份、装置、方法或步骤。本发明所属技术领域中具有通常知识者应了解，基于本发明教示及揭示制程、机台、制造、物质的成份、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例揭示内容以实质相同的方式执行实质相同的功能，而达到实质相同的结果，亦可使用于本发明。因此，所附的权利要求书用以涵盖用以此类工艺、机台、制造、物质的成份、装置、方法或步骤。
权利要求
1.一种双重图案技术中的图案缝合检验图案，包括多个图案线段，所述多个图案线段包括至少一线型端线段及至少一非线型端线段，其特征在于每一图案线段具有一缝合关键尺寸。
2.根据权利要求I所述的双重图案技术中的图案缝合检验图案，其特征在于所述至少一线型端线段包括一垂直线型端线段、一水平线型端线段或一倾斜线型端线段。
3.根据权利要求I所述的双重图案技术中的图案缝合检验图案，其特征在于所述至少一非线型端线段包括至少一转角型线段或至少一 T型线段，或上述转角型线段及T型线段的组合。
4.根据权利要求I所述的双重图案技术中的图案缝合检验图案，其特征在于该图案线段包括至少一线型端线段、至少一转角型线段及至少一 T型线段。
5.一种利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于包含以下步骤 相对于一半导体晶片的至少一区域设置一检验图案，该半导体晶片的所述至少一区域具有一相应该检验图案的目标图案，该检验图案包括多个图案线段，所述多个图案线段包括至少一线型端线段及至少一非线型端线段，且每一图案线段具有一缝合关键尺寸； 比对该目标图案及该检验图案相应的缝合关键尺寸；及 依据缝合关键尺寸的比对结果决定调整该目标图案的图案缝合的方式。
6.根据权利要求5所述的利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于所述至少一线型端线段包括一垂直线型端线段、一水平线型端线段或一倾斜线型端线段。
7.根据权利要求5所述的利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于所述至少一非线型端线段包括至少一转角型线段或至少一 T型线段，或上述转角型线段及T型线段的组合。
8.根据权利要求5所述的利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于该图案线段包括至少一线型端线段、至少一转角型线段及至少一 T型线段。
9.根据权利要求5所述的利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于该检验图案相应设置于该半导体晶片的四个角落部分及中间部分，且该检验图案的图案线段相应该半导体晶片的切割线。
10.根据权利要求5所述的利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于该检验图案相应于由重叠的两个掩膜所构成的图案。
11.根据权利要求10所述的利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于若该目标图案的一缝合关键尺寸小于相应的该检验图案的一缝合关键尺寸，且该目标图案的较小缝合关键尺寸是因所述两个掩膜的重叠位移所造成，则进行所述两个掩膜的重叠关系的调整。
12.根据权利要求5所述的利用检验图案于双重图案技术中检验图案缝合的方法，其特征在于若该目标图案的一缝合关键尺寸小于相应的该检验图案的一缝合关键尺寸，且该目标图案的较小缝合关键尺寸是因图案缝合容许量所造成，则进行缝合长度的补偿。
13.—种半导体晶片,包括至少一目标图案,该目标图案相应一于双重图案技术中检验图案缝合的检验图案，该检验图案包括多个图案线段，所述多个图案线段包括至少一线型端线段及至少一非线型端线段，其特征在于每一图案线段具有一缝合关键尺寸。
14.根据权利要求13所述的半导体晶片，其特征在于所述至少一线型端线段包括一垂直线型端线段、一水平线型端线段或一倾斜线型端线段。
15.根据权利要求13所述的半导体晶片，其特征在于该至少一非线型端线段包括至少一转角型线段或至少一 T型线段，或上述 转角型线段及T型线段的组合。
16.根据权利要求13所述的半导体晶片，其特征在于该图案线段包括至少一线型端线段、至少一转角型线段及至少一 T型线段。
17.根据权利要求13所述的半导体晶片，其特征在于该检验图案相应设置于该半导体晶片的四个角落部分及中间部分，且该检验图案的图案线段相应于该半导体晶片的切割线。
全文摘要
本发明提供一种检验图案、图案缝合检验方法及半导体晶片，该双重图案技术中的检验图案包括多个图案线段，所述多个图案线段包括至少一线型端线段及至少一非线型端线段，其中每一图案线段具有一缝合关键尺寸。本发明另提供一种半导体晶片，该半导体晶片具有至少一相应该检验图案的目标图案。本发明另提供一种利用该检验图案于双重图案技术中检验图案缝合的方法，通过比对该目标图案及该检验图案相应的缝合关键尺寸，以检查图案缝合区域中的图案线段位移及增加集成电路布局的可靠度及可印制性。
文档编号H01L27/02GK102738122SQ20111019039
公开日2012年10月17日 申请日期2011年7月8日 优先权日2011年4月5日
发明者傅国贵, 刘献文, 陈逸男 申请人:南亚科技股份有限公司