专利名称：半导体存储装置及其制造方法
技术领域：
本发明的示范性实施例涉及半导体存储装置及其制造方法，尤其涉及具有垂直晶体管(vertical transistor)、埋入式位线(buried bit line)的半导体存储装置及其制造方法。
背景技术：
最近，随着广泛使用移动设备及以更小的尺寸制造数字家庭装置，构成移动设备或数字家庭装置的半导体存储装置的集成度日益提高。尤其是在DRAM装置或快闪存储装置的情况下，为了在有限的空间中储存大量的信息，已经进行了各种尝试。一般而言，DRAM 装置包括晶体管及电容器，且具有堆叠结构，在该堆叠结构中晶体管形成在硅基板上且电容器形成在晶体管上。为了晶体管与电容器之间的电连接，在晶体管的源极区与电容器的下电极之间形成储存节点接触。晶体管的漏极区通过位线接触来电耦接到位线。如上所述，在电容器形成在晶体管上的结构中，用于信号传输的层(例如，字线及位线)形成在晶体管与电容器之间。然而，由于用于信号传输的层占据空间，因此限制了电容器的电容的增加。再者，如果平面型晶体管的栅极宽度为约40nm以下，则体电流的量(amount of a body current)会增大，该体电流为平面型晶体管的源极区与漏极区之间的漏电流。因此，正在进行垂直晶体管的相关研究。图1是说明垂直晶体管的基本概念的图。参照图1，垂直晶体管100具有一种结构，其中漏极区112形成在硅基板110的下部，且源极区114形成在硅基板110的上部。沟道区116形成在漏极区112与源极区114之间，栅极介电层118及栅极电极120接连地形成在硅基板110的横向侧面，即在沟道区116上。当如上述的垂直晶体管100应用至DRAM 装置时，位线耦接到漏极区112且储存节点耦接到源极区114。因为位线形成为被埋入硅基板110的下部的一侧，因此可不减少将要形成储存节点的空间。因此，在高集成度下仍可改善数据储存容量。然而，为了形成如上述的垂直晶体管，漏极区112可形成在硅基板110的下部，但是用于形成漏极区112的工艺可能是困难的。例如，根据已知技术，重度掺杂的导电层形成在硅基板110的下部的一侧(该处将要形成漏极区112)，且掺杂在导电层中的掺杂剂被扩散至硅基板110中，以致可形成漏极区112。然而，在这种情况下，因为可能难以适当地调整漏极区112的尺寸及掺杂剂浓度，因此可能降低大规模生产效率。
发明内容
本发明的示范性实施例涉及利用简易制造工艺的半导体存储装置及制造该半导体存储装置的方法，其中在垂直晶体管的漏极区与埋入式位线之间形成欧姆接触。根据本发明的示范性实施例，一种半导体存储装置，包括有源区，从基板向上突起，其中有源区在基板上布置成邻近沟槽；第一杂质区，形成在有源区的上部；第二杂质区，形成在有源区的下部；栅极介电层，沿着第一杂质区与第二杂质区之间的有源区的侧面形成；栅极电极层，形成在栅极介电层上；埋入式位线，形成在沟槽的下部；及多晶硅层，形成在埋入式位线上方，其中多晶硅层电连接埋入式位线与第二杂质区。根据本发明的另一示范性实施例，一种制造半导体存储装置的方法，包括在基板上形成沟槽以形成从基板向上突起的有源区；在形成有沟槽的基板上方形成第一衬里层； 在形成于沟槽下部的第一衬里层上方形成位线；通过选择性移除形成在金属层上的第一衬里层来形成开口区；及在位线上方形成多晶硅层，其中多晶硅层通过开口区而电连接埋入式位线与第二杂质区。根据本发明的又一示范性实施例，一种半导体存储装置，包括有源区，从基板向上突起，其中有源区在基板上布置成邻近沟槽；第一杂质区，形成在有源区的上部；第二杂质区，形成在有源区的下部；栅极介电层，沿着第一杂质区与第二杂质区之间的有源区的侧面形成；栅极电极层，形成在栅极介电层上；第一埋入式位线，形成在沟槽的下部；及第二埋入式位线，形成在第一埋入式位线上方，其中第二埋入式位线电连接第一埋入式位线与第二杂质区。位线的形成可包括在形成于沟槽下部的第一衬里层上形成具有第一高度的金属层；移除掉第一厚度的暴露在具有第一高度的金属层上的第一衬里层；在第一衬里层被移除的区域中形成第二衬里层；及通过蚀刻具有第一高度的金属层来形成具有第二高度的金属层。开口区的形成包括在第二衬里层以及暴露于具有第二高度的金属层上的第一衬里层上形成第三衬里层；通过填充在第三衬里层及具有第二高度的金属层上的沟槽来形成牺牲层；选择性暴露与有源区的侧面相邻的第三衬里层的上部；选择性蚀刻第三衬里层； 及通过移除牺牲层及第一衬里层的暴露部分来暴露第二杂质区。
通过下文结合附图的详细描述，将更加清楚地理解本发明的上述和其它方面、特性以及其他优点，附图中图1是说明垂直晶体管的基本概念的图。图2是显示根据本发明的示范性实施例的具有垂直晶体管及埋入式位线的半导体存储装置的剖面图；及图3至图12是说明图2的制造具有垂直晶体管及埋入式位线的半导体存储装置的方法的剖面图。主要元件符号说明100垂直晶体管110硅基板112漏极区114源极区116沟道区118栅极介电层120栅极电极
200半导体存储装置210 基板220 沟槽231源极区232漏极区240沟道区250栅极介电层260栅极电极层271衬里层(第一衬里层)272绝缘层280埋入式位线2S1第一位线(金属层)282第二位线(多晶硅层)283金属层285金属层310硬掩模图案311 开口320第二衬里层330第三衬里层340牺牲层350掩模图案352 开口A有源区
具体实施例方式以下，将参照附图描述本发明的实施例。然而，这些实施例仅用于说明用途而不旨在限制本发明的范围。图2是显示根据本发明的示范性实施例的具有垂直晶体管及埋入式位线的半导体存储装置的剖面图。参照图2，在根据本发明的示范性实施例的半导体存储装置200中， 通过在如硅基板的基板210上形成沟槽220来形成从基板210突起的有源区A。将作为储存节点交界区(storage node junction region)的第一杂质区(例如，源极区231)形成在有源区A的上部。将作为埋入式位线交界区的第二杂质区(例如，漏极区232)形成在有源区A的下部，详言之，在有源区A的右侧壁下方。在源极区231与漏极区232之间形成沟道区240。在此示范性实施例中，将沟道区240形成在有源区A的横向侧面(lateral side) 上。栅极介电层250及栅极电极层260接连地形成在沟道区240上，即，有源区A的横向侧面上。在形成在沟槽220表面上的衬里层271上形成第一位线281。衬里层271包括氧化物层。在这种情况下，氧化物层可具有约10 A至约200 A的厚度。将第二位线282形成在第一位线281及衬里层271上。第一位线281及第二位线282可构成埋入式位线280。同样地，可通过后续的蚀刻工艺切割第二位线282。在此情况下，第二位线282可残留作为一种接触插塞。通过形成在第二位线282上的绝缘层272来将第二位线282与栅极电极层 260电性隔离。虽然在图2中未示出，但可将栅极电极层260及埋入式位线280形成为彼此交叉的线。第一位线281可包括金属层，且通过衬里层271来与基板210及漏极区232绝缘。 金属层包括钛氮化物(TiN)层、钨氮化物(WN)层、钽(Ta)层、钽氮化物(TaN)层、钨硅化物 (WSi2)层、钨(W)层或其组合。金属层可具有约100 A至约1000 A的厚度。第二位线282 包括掺杂有杂质的多晶硅层，且可具有直接与漏极区232接触的侧壁。在此，第二位线282 可具有与漏极区232欧姆接触的侧壁。多晶硅层具有约10 A至约200 A的厚度。掺杂至多晶硅层的杂质包括砷(As)或磷(P)。如上述，根据本发明的示范性实施例的半导体存储装置200具有一种结构，其中第一位线281不与漏极区232接触但是第二位线282与漏极区232接触。因此，可在漏极区232与第二位线282之间的接触部分自然地形成欧姆接触。根据已知技术，为了形成欧姆接触而在金属层与漏极区232之间形成金属硅化物层。在这种情况下，因为金属硅化物层可经由后续的加热工艺及类似工艺而被凝聚，所以金属硅化物层会有不均勻的厚度，造成接触电阻的增加。即使是在不形成金属硅化物层的情况下形成欧姆接触，仍可能在金属层与漏极区232之间的接触表面上形成不希望的层，例如，氮化物基层。然而，在此示范性实施例中，因为与漏极区232直接接触的第二位线282包括掺杂的多晶硅层，所以欧姆接触基本形成在它们之间的接触部分处。因此，不需要用于欧姆接触的单独的金属硅化物层，且也没有形成不希望的氮化物基层。再者，因为第一位线281形成在除了与漏极区232接触的部分以外的剩余区域中，因此相较于通过仅使用多晶硅层来构造位线的情况，还可减少位线280的总电阻。图3至图12是说明根据本发明的示范性实施例的制造具有垂直晶体管及埋入式位线的半导体存储装置的方法的剖面图。参照图3，硬掩模图案310形成在如硅基板的基板 210上。根据实例，硬掩模图案310可使用氮化物图案形成，或可通过接连地堆叠氧化物图案及氮化物图案来形成。可将硬掩模图案310形成为具有约500 A至约3000 A的厚度。 将硬掩模图案310形成为带有开口 311，透过该开口而部分地暴露基板210的表面。透过开口 311，暴露出基板210的表面，在其中将要形成定义出基板210的有源区A的沟槽。参照图4，经由使用硬掩模图案310作为蚀刻掩模的蚀刻工艺将基板210的暴露部分移除掉特定深度，由此形成沟槽220。从基板210突起的有源区A由沟槽220定义，且有源区A的高度根据沟槽220的深度确定。将第一衬里层271形成在包括沟槽220的基板 210上。第一衬里层271可由具有约IOA至200 A厚度的氧化物形成。金属层283形成在第一衬里层271上，使得沟槽220被填充。金属层283可由钛氮化物(TiN)、钨氮化物(WN)、 钽(Ta)、钽氮化物(TaN)、钨硅化物(WSi2)、钨(W)或其组合形成。参照图5，实施用于使金属层283凹陷的第一蚀刻工艺，使得具有第一高度的金属层285保留在沟槽220的下部。可使用回蚀工艺(etch-back process)来实施第一蚀刻工艺。如果需要，可在实施回蚀工艺之前实施平坦化工艺。具有第一高度的凹陷金属层285 的上表面所在的位置(参照图5中“B”所指代的部分)，实质上与在后续工艺中通过其打开漏极区的开口区的上端一致。关于这一点，必需在将漏极区的开口区的上端位置的位置纳入考虑的情况下实施金属层283的蚀刻工艺。
参照图6，被暴露在具有第一高度的金属层285上方的第一衬里层271被移除掉特定厚度。间隔物形式的第二衬里层320可形成在被移除掉特定厚度的第一衬里层271上。 第二衬里层320可形成为具有约10 A至约200 A的厚度，且由具有充分的蚀刻选择性的材料形成以选择性蚀刻第一衬里层271。因此，在后续对第一衬里层271进行蚀刻时，蚀刻工艺可最小地影响第二衬里层320。根据实例，如果第一衬里层271由氧化物形成，则第二衬里层320可由氮化物形成。虽然图6中未示出，为了形成间隔物形式的第二衬里层320， 用于第二衬里层的材料层(未图示)可形成在包括第一衬里层271的所得结构(resultant structure)上。可在材料层上实施各向异性蚀刻工艺(例如，回蚀工艺)，由此形成间隔物形式的第二衬里层320。参照图7，对具有第一高度的凹陷金属层(图6的285)实施第二蚀刻工艺，由此形成具有第二高度且作为第一位线的金属层281。此工艺亦可在形成间隔物形式的第二衬里层320的工艺中实施。金属层281的第二厚度与漏极区的开口区的下端一致。即，具有第二高度的金属层281的上表面所在的位置(参照图7中“C”所指代的部分)，实质上与在后续工艺中形成的漏极区的开口区的下端一致。根据实例，开口区的宽度可(即，漏极区的开口区的垂直长度)设定为约100 A至约700 A,金属层(图6的285)被移除了该开口区的宽度，且金属层281的最终高度可设定为约100 A至约1000 A。由于形成金属层281，则在金属层281与第二衬里层320之间暴露第一衬里层271 的一部分。在这样的状态下，第三衬里层330形成在暴露于金属层281上的第一衬里层271、 及第二衬里层320上。为了形成间隔物形式的第三衬里层330，可在包括第一衬里层271及第二衬里层320的所得结构上形成用于第三衬里层的材料层(未图示)，且可对用于第三衬里层的材料层实施各向异性蚀刻。第三衬里层330由对第一衬里层271具有高蚀刻选择性的材料形成。在实例中，第三衬里层330可由多晶硅形成。牺牲层340形成在包括第三衬里层330的所得结构上，使得第三衬里层330中的沟槽被填充。牺牲层340可由与第一衬里层271相同的材料形成。即，如果第一衬里层271由氧化物形成，则牺牲层340也由氧化物层形成。因此，牺牲层340也可类似于第一衬里层271而对第三衬里层330具有充分的蚀刻选择性，使得后续的移除第三衬里层330的蚀刻工艺最小地影响牺牲层340。参照图8，对牺牲层340实施平坦化工艺而使得，例如，只有牺牲层340保留在沟槽 220中。用于选择性移除第三衬里层330的掩模图案350形成在包括牺牲层340的所得结构上。掩模图案350可由光致抗蚀剂形成。如图8中“D”所指示，位于有源区A的一侧的第三衬里层330，即，将要被选择性移除的第三衬里层330通过掩模图案350的开口 352被暴露。然而，位于其另一侧的第三衬里层330，即，不会被移除的第三衬里层330被掩模图案 350覆盖。虽然已经描述了通过使用掩模图案350来选择性移除第三衬里层330的方法，但其目的只是为了说明，当然可使用其他方法。参照图9，通过掩模图案(图8的350)的开口 352暴露的第三衬里层330被蚀刻以暴露在金属层281上的第一衬里层271。此工艺可使用湿蚀刻方法来实施。在此工艺中， 因为牺牲层340包括对第三衬里层330具有高蚀刻选择性的材料，因此牺牲层340可不受蚀刻工艺影响。在蚀刻工艺结束后，移除掩模图案(图8的350)。如图9中‘ ”所指示， 随着第三衬里层330被选择性移除，在沟槽220中产生空的空间(empty space)。有源区A 的下部的侧面，即，靠近漏极区的开口区的第一衬里层271通过该空的空间被暴露(参照图9中“F”所指代的部分)。参照图10，移除牺牲层340。因为牺牲层340及第一衬里层271由相同材料形成， 因此第一衬里层271的暴露部分也会在移除牺牲层340的工艺中被移除。虽然牺牲层340 及第一衬里层271由相同材料形成，但是牺牲层340将要被移除的量比第一衬里层271将要被移除的量大。关于这一点，牺牲层340及第一衬里层271可由具有蚀刻选择性的材料形成。例如，第一衬里层271由LP-TEOS氧化物形成而牺牲层340由SOD (spin on dielectric, 旋转涂布的电介质)氧化物形成。由于第一衬里层271被移除，有源区A的横向侧面被暴露，而此暴露的区域用作漏极区的开口区350。用于蚀刻牺牲层340及第一衬里层271的蚀刻工艺可使用湿蚀刻方法实施。参照图11，掺杂有杂质离子的多晶硅层284形成在基板210的所得结构上，使得沟槽220被填充。掺杂在多晶硅层284中的杂质离子包括磷(P)或砷(As)。如果需要，相反导电类型的杂质离子也可掺杂到多晶硅层284中。掺杂到多晶硅层284中的杂质离子的掺杂浓度通过考虑将要经由后续扩散工艺形成的漏极区的浓度来决定。然而，由于漏极区直接与多晶硅层284接触，可自然地形成欧姆接触。因此，不需要为了形成欧姆接触而在金属层与漏极区的开口区350之间的接触表面上形成高浓度的杂质离子。参照图12，对掺杂有杂质离子的多晶硅层(图11的284)实施回蚀工艺，使得保留具有特定高度的多晶硅层，例如，只保留在沟槽220中的多晶硅层而其他的则被移除。多晶硅层被移除掉的厚度被设定以使得保留的多晶硅层282的上表面比漏极区的开口区350的上端高。如果需要，可在实施回蚀工艺之前实施平坦化工艺。保留在沟槽220中的多晶硅层282可为第二位线。在此情况下，位线280包括由金属层281形成的第一位线及由多晶硅层282形成的第二位线。由于由多晶硅层282形成的第二位线形成在位线280的上部， 则即使位线280在后续工艺中被暴露及氧化，也不会对后续工艺造成重大的影响。实施加热工艺以将多晶硅层282中的杂质离子扩散至有源区A，由此形成漏极区232，即，埋入式位线交界区。根据实例，可在约700°C以上的温度下实施加热工艺。如图2所示，绝缘层272形成在多晶硅层282上。作为储存节点交界区的源极区 231形成在有源区A上以定义出沟道区240。栅极介电层250及栅极电极层260接连形成在沟道区240上。根据已知技术，如果金属层直接与埋入式位线交界区接触，则可必须保持高掺杂剂浓度，从而在金属层与埋入式位线交界区之间的接触表面上形成欧姆接触。然而，根据本发明的示范性实施例，由于多晶硅层直接与埋入式位线交界区接触，可自然地形成欧姆接触，使得可以以低掺杂剂浓度掺杂多晶硅层，且因而可更容易地形成埋入式位线交界区的掺杂轮廓(doping profile)。再者，因为不需要用于形成欧姆接触的金属硅化物，因此可减少因金属硅化物厚度不均勻所造成的性能劣化的可能性。另外，因为将多晶硅层形成在位线的上部，因此相较于金属层被氧化的情况，即使多晶硅层在后续工艺中被暴露及氧化，也不会对后续工艺造成重大的影响。虽然为了说明的目的已经公开了本发明的优选实施例，但是在不脱离由权利要求所定义的本发明的范围及精神的情况下，本领域中普通技术人员将理解各种改进、附加及取代是可能的。本申请要求在2010年7月7日向韩国专利局申请的韩国专利申请10-2010-0065592号的优先权，在此将其全部内容以参考的方式并入。
权利要求
1.一种半导体存储装置，包括有源区，从基板向上突起，其中该有源区在该基板上布置成邻近沟槽； 第一杂质区，形成在该有源区的上部； 第二杂质区，形成在该有源区的下部；栅极介电层，沿着该第一杂质区与该第二杂质区之间的该有源区的侧面形成； 栅极电极层，形成在该栅极介电层上； 埋入式位线，形成在该沟槽的下部；及多晶硅层，形成在该埋入式位线上方，其中该多晶硅层电连接该埋入式位线与该第二杂质区。
2.如权利要求1所述的半导体存储装置，其中该衬里层包括氧化物层。
3.如权利要求2所述的半导体存储装置，其中该氧化物层具有约10A至约200 A的厚度。
4.如权利要求1所述的半导体存储装置，其中该埋入式位线包括钛氮化物(TiN)层、钨氮化物(WN)层、钽(Ta)层、钽氮化物(TaN)层、钨硅化物(WSi2)层、钨(W)层、或其组合。
5.如权利要求ι所述的半导体存储装置，其中该埋入式位线具有约100A至约1000A 的高度。
6.如权利要求ι所述的半导体存储装置，其中该多晶硅层具有约10A至约200 A的尚度。
7.如权利要求1所述的半导体存储装置，其中该多晶硅层掺杂有杂质。
8.如权利要求7所述的半导体存储装置，其中该杂质包括砷(As)或磷(P)。
9.如权利要求1所述的半导体存储装置，还包括形成在该多晶硅层与该栅极介电层之间的绝缘层。
10.一种制造半导体存储装置的方法，包括在基板上形成沟槽以形成从该基板向上突起的有源区； 在包括该沟槽的该基板的上方形成第一衬里层； 在形成于该沟槽的下部的该第一衬里层上方形成埋入式位线； 通过选择性移除形成在该金属层上的该第一衬里层来形成开口区；及在该位线上方形成多晶硅层，其中该多晶硅层通过该开口区电连接该埋入式位线与该第二杂质区。
11.如权利要求10所述的方法，其中该第一衬里层包括氧化物层。
12.如权利要求11所述的方法，其中该氧化物层形成为具有约10A至约200 A的厚度。
13.如权利要求10所述的方法，其中该埋入式位线包括钛氮化物(TiN)层、钨氮化物 (WN)层、钽(Ta)层、钽氮化物(TaN)层、钨硅化物(WSi2)层、钨(W)层、或其组合。
14.如权利要求10所述的方法，其中该埋入式位线具有约100A至约1000 A的高度。
15.如权利要求10所述的方法，其中该多晶硅层掺杂有杂质。
16.如权利要求15所述的方法，其中该杂质包括砷(As)或磷(P)。
17.如权利要求10所述的方法，其中该多晶硅层形成为具有约10A至约200 A的高
18.如权利要求10所述的方法，其中该埋入式位线的形成包括在形成于该沟槽的下部的该第一衬里层上形成具有第一高度的埋入式位线； 将暴露在具有该第一高度的该埋入式位线上的该第一衬里层移除掉第一厚度； 在该第一衬里层被移除的区域中形成第二衬里层；及通过蚀刻具有该第一高度的该埋入式位线来形成具有第二高度的埋入式位线。
19.如权利要求18所述的方法，其中该开口区形成在该第二衬里层的底部与具有第二高度的该埋入式位线的顶部拐角之间。
20.如权利要求18所述的方法，其中该第二衬里层由对该第一衬里层具有高蚀刻选择性的材料形成。
21.如权利要求19所述的方法，其中该开口区的形成包括在该第二衬里层以及暴露于具有该第二高度的该金属层上的该第一衬里层上形成第三衬里层；通过填充形成在该第三衬里层及具有该第二高度的该埋入式位线上的沟槽来形成牺牲层；选择性暴露与该有源区的侧面相邻的该第三衬里层的上部； 选择性蚀刻该第三衬里层；及通过移除该牺牲层及该第一衬里层的暴露部分来暴露该第二杂质区。
22.如权利要求21所述的方法，其中该第三衬里层由对该第一衬里层及该牺牲层具有高蚀刻选择性的材料形成。
23.如权利要求21所述的方法，其中该第三衬里层由多晶硅形成。
24.如权利要求21所述的方法，其中该牺牲层由与该第一衬里层的材料相同的材料形成。
25.如权利要求24所述的方法，其中该牺牲层及该第一衬里层由氧化物形成。
26.如权利要求25所述的方法，其中该第一衬里层由LP-TEOS氧化物形成且该牺牲层由SOD氧化物形成。
27.如权利要求21所述的方法，其中通过形成具有开口的光致抗蚀剂图案来执行选择性暴露与该有源区的侧面相邻的该第三衬里层的上部，该第三衬里层的上部通过该开口被选择性暴露。
28.如权利要求10所述的方法，还包括通过执行热处理工艺来将该多晶硅层的杂质扩散至该有源区，该有源区通过该开口区与该多晶硅层接触，由此形成埋入式位线交界区。
29.一种半导体存储装置，包括有源区，从基板向上突起，其中该有源区在该基板上布置成邻近沟槽； 第一杂质区，形成在该有源区的上部； 第二杂质区，形成在该有源区的下部；栅极介电层，沿着该第一杂质区与该第二杂质区之间的该有源区的侧面形成； 栅极电极层，形成在该栅极介电层上； 第一埋入式位线，形成在该沟槽的下部；及第二埋入式位线，形成在该第一埋入式位线上方，其中该第二埋入式位线电连接该第一埋入式位线与该第二杂质区。
全文摘要
一种半导体存储装置，包括有源区，从基板向上突起，其中有源区在基板上布置成邻近沟槽；第一杂质区，形成在有源区的上部；第二杂质区，形成在有源区的下部；栅极介电层，沿着第一杂质区与第二杂质区之间的有源区的侧面形成；栅极电极层，形成在栅极介电层上；埋入式位线，形成在沟槽的下部；及多晶硅层，形成在埋入式位线上方，其中多晶硅层电连接埋入式位线与第二杂质区。
文档编号H01L27/108GK102315221SQ20111019029
公开日2012年1月11日 申请日期2011年7月7日 优先权日2010年7月7日
发明者卢俓奉, 殷庸硕, 金俊基, 金栢满 申请人:海力士半导体有限公司