专利名称：非易失性闪速存储单元、阵列及其制造方法
技术领域：
本发明涉及一种具有选择栅、浮栅、控制栅以及擦除栅的非易失性闪速存储单元， 其中所述擦除栅具有与浮栅呈一定尺寸比例的突出部分。本发明还涉及该闪速存储单元的阵列，以及该单元和阵列的制造方法。
背景技术：
具有选择栅、浮栅、控制栅以及擦除栅的分裂栅非易失性闪速存储单元在本领域中是公知的，例如参见美国专利6，747’ 310。本领域中还公知的是在浮栅上具有突出部分的擦除栅，例如参见美国专利5，M2，848。通过全部引用而将上述两个在先公开包含于此。迄今为止，在现有技术中并未教导或公开过擦除栅的相对浮栅的突出部分能够在一定限度内提高擦除效率。因此，本发明的目的之一是通过擦除栅和浮栅之间的某种尺寸关系来提高这种存储单元的擦除效率。
发明内容
在本发明中，分裂栅非易失性存储单元被制造在第一导电类型的基本上单晶的衬底中。所述存储单元具有第二导电类型的第一区域、第二导电类型的第二区域、以及在所述衬底中所述第一区域和所述第二区域之间的沟道区。所述存储单元具有与所述沟道区的第一部分绝缘且相间隔的选择栅。所述存储单元还具有与所述沟道区的第二部分绝缘且相间隔的浮栅。所述浮栅具有最接近于所述选择栅的第一末端，以及最远离于所述选择栅的第二末端。与所述衬底绝缘且相隔离的擦除栅，其最接近于所述浮栅的第二末端。与所述浮栅、所述选择栅以及所述擦除栅绝缘且相间隔的控制栅，其被布置于所述浮栅上方，并在所述擦除栅和所述选择栅之间。所述擦除栅还具有两个电连接的部分横向邻近且绝缘于所述浮栅的第二末端的第一部分，以及叠加在所述浮栅上方且与之相绝缘的邻近所述控制栅的第二部分。所述擦除栅的第二部分与所述浮栅相间隔第一距离，所述第一距离是在基本上与从第一区域指向第二区域的方向相垂直的方向上进行测量的。所述擦除栅的第二部分具有最接近于所述控制栅的末端，并且所述擦除栅的第一部分具有最接近于所述浮栅的末端。所述擦除栅的第二部分以第二距离叠加在所述浮栅上方，所述第二距离是在大体上与第一距离的方向相垂直的方向上，从最接近于所述控制栅的所述擦除栅的第二部分的末端到最接近于所述浮栅的所述擦除栅的第一部分的末端进行测量的。最后，所述第二距离与第一距离的比值大约在1. 0和2. 5之间。本发明还涉及上述存储单元的阵列。
图IA为本发明的改进的非易失性存储单元的横截面视图。图IB为图IA所示的存储单元的局部放大图，其中更详细的显示出擦除栅的突出部分与浮栅之间的尺寸关系。图2为示意出本发明的所改进存储单元的擦除效率提高的曲线图。图3(A_L)为制造本发明存储单元的一个实施例的一个工艺过程的横截面视图。图4(A_L)为制造本发明存储单元的另一个实施例的另一个工艺过程的横截面视图。
具体实施例方式参看图1A，示出了本发明的改进的非易失性存储单元10的横截面视图。该存储单元10被制造在基本上单晶的衬底12上，例如P型导电类型的单晶硅。在衬底12中具有第二导电类型的第一区域14。如果第一导电类型为P，则第二导电类型为N。与第一区域相间隔的为第二导电类型的第二区域(扩散区域(SL)) 16。在第一区域14和第二区域16之间的是沟道区18，其提供在第一区域14和第二区域16之间的电荷的传导。被置于衬底12上方，与之相间隔并相绝缘的为选择栅20，也公知为字线20。将该选择栅20置于沟道区18的第一部分上。沟道区18的第一部分紧邻第一区域14。这样，选择栅20几乎不与或完全不与第一区域14重叠。浮栅22也被置于衬底12上，且与之间隔并绝缘。将浮栅22布置在沟道区18的第二部分以及第二区域16的一部分上。沟道区18 的第二部分不同于沟道区18的第一部分。这样，浮栅22被横向间隔于选择栅20，并与之相绝缘，但邻近选择栅20。擦除栅M被布置在第二区域16上方，与之相间隔开，并绝缘于衬底12。擦除栅M被横向间隔于浮栅22，并与之相绝缘。选择栅20对着浮栅22的一侧，而擦除栅M对着浮栅22的另一侧。最后，置于浮栅22上的与之相绝缘并被间隔开的是控制栅26。控制栅沈分别与擦除栅M和选择栅20相绝缘且留有间隔，并被置于擦除栅M和选择栅20之间。至此，上述对存储单元10的描述为美国专利6，747’ 310所公开。在本发明的改进中，擦除栅M具有突出于浮栅22之上的部分，其在图IB中更详细地示出。擦除栅M包括电连接的两个部分。尽管在本发明中这两个部分可以相互分离且电连接，但在优选的实施例中，所述两个部分构成整体结构。擦除栅M的第一部分横向紧邻于浮栅22，并且位于第二区域16的上方。擦除栅M的第一部分具有最接近于浮栅22 的末端32。擦除栅M的第二部分横向邻近于控制栅沈，并且突出浮栅22之上一部分。擦除栅的第二部分具有最接近于控制栅26的末端34。如图IB所示，将末端34和32之间的水平距离(如沿第一区域14和第二区域16之间的方向进行测量)称为“EG突出部分”。横向邻近于控制栅沈且突出浮栅22之上的擦除栅M的第二部分，也在垂直方向上与浮栅22 之间留有间隔。如图IB所示，将浮栅22和擦除栅对的第二部分之间的如在“垂直”方向上所测的垂直距离称为“Tox”。测量“Tox”垂直距离的方向与“EG突出部分”水平距离的方向基本上垂直。如在美国专利6，747’ 310中所述的，存储单元10借助电子通过福勒-诺德海姆 (Fowler-Nordheim)机理从浮栅22隧穿到擦除栅来进行擦除。进一步，为了改善擦除机制， 浮栅22具有最接近于擦除栅M的尖角以增强擦除时的局部电场，从而提高电子从浮栅22的角到擦除栅M的流动。已经发现当“EG突出部分”与“Tox”的比值在大约1. 0和2. 5之间时，擦除效率提高，如图2所示。参考图2，示出了 FTV、CR和Verase的曲线图，其分别为 “EG突出部分7“Tox”比值的函数。Verase是擦除操作过程中施加于擦除栅M的电压，其能够将存储单元充分擦除到状态“1”。Verase = (FTV+Qre/Ct。tal) / (1-CR)。Ct。tal是在浮栅 22与周围所有节点之间的总电容。CR是擦除栅M和浮栅22之间的耦合比。CR = CEe_re/ Ct。tal，其中CEe_re是擦除栅M和浮栅22之间的电容。Qfg是在对应于状态“1”的浮栅上的净电荷。FTV是将存储单元擦除至状态“1”所需的擦除栅M和浮栅22之间的电压差。当 “EG突出部分”明显小于“Tox”时，邻近于浮栅22角的隧道氧化物中的电子隧穿势垒在电学上受到附近耦合栅沈低电势的影响，导致FTV的增长，从而使Verase提高。当“EG突出部分”明显大于“Tox”时，CR提高，从而也提高了 Verase。如图2所示，曲线30示出当“EG 突出部分”/ “Tox”比值为大约1.6时Verase最小。随着对Verase需求的降低，对电荷泵的需求也类似的降低，因此提高了擦除效率。这里有两个本发明存储单元10的实施例。所述存储单元10的选择栅20和浮栅之间被绝缘区Wl隔开。在存储单元10的第一个实施例中，区域Wl为二氧化硅，将其称之为存储单元10的选项A。在存储单元10的第二个实施例中，区域Wl为包括二氧化硅、氮化硅以及二氧化硅的复合层，将该实施例称之为单元10的选项B。参考图3(A_L)，其示出在制作本发明的单元10选项A的工艺过程中多个步骤的横截面视图。从图3A开始，示出在P型单晶硅的衬底12上的二氧化硅层40的形成。对于 90nm(或120nm)制造工艺，二氧化硅层40在80-100埃的数量级。之后，在二氧化硅层40 上沉积或形成第一多晶硅(或非晶硅)层42。还是出于解释90nm制造工艺的目的，第一多晶硅层42在300-800埃的数量级。随后，第一多晶硅层42在垂直于选择栅20的方向上被图案化。参照图:3B，示出在制作本发明的单元10选项A的工艺过程中以下步骤的横截面视图。将另一个诸如二氧化硅(或甚至是复合层，例如0N0)的绝缘层44沉积或形成在第一多晶硅层42上。根据其材料是二氧化硅还是0Ν0，层44可以在100-200埃的数量级。然后在层44上沉积或形成第二多晶硅层46。第二多晶硅层46的厚度在500-4000埃的数量级。在第二多晶硅层46上沉积或形成绝缘材料的另一层48，其在之后的干法刻蚀中被用作硬质掩膜。在优选的实施例中，层48为复合层，其包括氮化硅48a、二氧化硅48b以及氮化硅48c。在90nm制造工艺的优选实施例中，层48a的尺寸为200-600埃，层48b的尺寸为 200-600埃，层48c的尺寸为500-3000埃。参照图3C，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。将光刻胶材料(未示出)沉积在图3B所示的结构上，然后执行掩膜步骤，对所选定的光刻胶材料部分进行曝光。对光刻胶显影，并将光刻胶用作掩膜，对结构进行刻蚀。随后复合层48、第二多晶硅层46以及绝缘层44被各向异性刻蚀，直到第一多晶硅层42暴露出来。所获得的结构如图3C所示。尽管只示意出两个“堆叠”:S1和S2，但应该清楚还有很多这样彼此分开的“堆叠”。参照图3D，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。在所述结构上沉积或形成二氧化硅49，接着沉积氮化硅层50。二氧化硅49和氮化硅 50被各向异性刻蚀并在每一个堆叠Sl和S2周围留出间隔51 (其为二氧化硅49和氮化硅50的组合)，所获得的结构如图3D所示。参照图3E，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。在堆叠Sl和S2之间，以及其他可选的成对的堆叠之间的区域上形成光刻胶掩膜。为了便于讨论的目的，将堆叠Sl和S2之间的区域称为“内部区域”，而将光刻胶未覆盖的区域称为“外部区域”。暴露在外部区域中的第一多晶硅层42被各向异性刻蚀。氧化层40也类似的被各向异性刻蚀，所获得的结构如图3E所示。参照图3F，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。将光刻胶材料从图3E所示的结构中去除，然后沉积或形成氧化层52。氧化层52经过各向异性刻蚀后，留下邻近于堆叠Sl和S2的间隔52。所获得的结构如图3F所示。参照图3G，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。然后沉积光刻胶材料，并对其掩膜，在堆叠Sl和S2之间的内部区域中留下开口。仍然类似于图3E所示，光刻胶也在其他可选的成对堆叠之间。在堆叠Sl和S2之间(以及其他可选的成对堆叠之间)的内部区域的多晶硅42被各向异性刻蚀。在多晶硅42下面的二氧化硅层40也可被各向异性刻蚀。所得到的结构经过高压离子注入形成第二区域16。所获得的结构如图3G所示。参照图3H，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。通过诸如湿法刻蚀或干法各向同性刻蚀，将内部区域中邻近堆叠Sl和S2的氧化物间隔52去除。所获得的结构如图3H所示。参照图31，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面试图。将在堆叠Sl和S2的外部区域中的光刻胶材料去除，在各处沉积或形成二氧化硅M。 所获得的结构如图31所示。参照图3J，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。用光刻胶材料再次覆盖上述结构，并且执行掩膜工艺对堆叠Sl和S2的外部区域曝光，将覆盖在堆叠Sl和S2之间的内部区域上的光刻胶材料留下。对氧化物进行各向异性刻蚀，以减小堆叠Sl和S2的外部区域中间隔M的厚度，并从外部区域内曝光的硅衬底12 上彻底去除二氧化硅。所获得的结构如图3J所示。参照图I，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。在上述结构上形成20-100埃数量级的二氧化硅薄层56，该氧化物层56是在选择栅和衬底12之间的栅氧化物。所获得的结构如图3K所示。参照图3L，示出在制作本发明的单元10选项A的工艺过程中下一步骤的横截面视图。在各处沉积多晶硅60，然后对多晶硅层60进行各向异性刻蚀，以在Sl和S2的外部区域内形成间隔，所述堆叠Sl和S2形成相邻的分享一共同第二区域16的两个存储单元10 的选择栅20。另外，堆叠Sl和S2内部区域中的间隔被合并在一起形成单个擦除栅M，其被两个相邻的存储单元10所共用。在上述结构上沉积绝缘体层62，然后被各向异性刻蚀以形成紧邻选择栅20的间隔62。在优选的实施例中，绝缘体62为包括二氧化硅和氮化硅的复合层。在这之后，通过离子注入步骤形成第一区域14。在另一侧的每一个存储单元分享一共同的第一区域14。绝缘体以及金属化层随后被沉积并被图案化以形成位线70和位线触点72。参考图4(A_L)，示出在制作本发明的单元10选项B的步骤的横截面视图。以下所说明的步骤及描述类似于对于以上图3(A-L)所示的制作本发明的单元10选项A的步骤及描述。因此，相同部件使用相同数字。从图4A开始，图4A示出在P型单晶硅衬底12上的二氧化硅层40的形成。对于90nm制造工艺，二氧化硅层40在80-100埃的数量级。之后，在二氧化硅层40上沉积或形成第一多晶硅(或非晶硅)层42。还是出于解释90nm制造工艺的目的，第一多晶硅层42在300-800埃的数量级。随后，第一多晶硅层42在垂直于选择栅20的方向上被图案化。参照图4B，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。将另一个诸如二氧化硅(或甚至是复合层，例如0N0)的绝缘层44沉积或形成在第一多晶硅层42上。根据其材料是二氧化硅还是0Ν0，层44可以在100-200埃的数量级。然后在层44上沉积或形成第二多晶硅层46。第二多晶硅层46的厚度在500-4000埃的数量级上。在第二多晶硅层46上沉积或形成另一绝缘体层48并在随后的干法刻蚀中用作硬质掩膜。在优选的实施例中，层48为复合层，其包括氮化硅48a、二氧化硅48b以及氮化硅48c。 在90nm制造工艺的优选实施例中，层48a的尺寸为200-600埃，层48b的尺寸为200-600 埃，层48c的尺寸为500-3000埃。参照图4C，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。将光刻胶材料(未示出)沉积在如图4B所示的结构上，然后执行掩膜步骤，对所选定的光刻胶材料部分进行曝光。对光刻胶显影，并将光刻胶用作掩膜，对结构进行刻蚀。随后复合层48、第二多晶硅层46以及绝缘层44被各向异性刻蚀，直到第一多晶硅层42暴露出来。所获得的结构如图4C所示。尽管只示意出两个“堆叠”:S1和S2，但应该清楚还有很多这样彼此分开的“堆叠”。参照图4D，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。在堆叠Sl和S2之间，以及其他可选的成对的堆叠之间的区域上形成光刻胶掩膜。为了便于讨论，在堆叠Sl和S2之间的区域将被称为“内部区域”，而光刻胶未覆盖的区域将被称之为“外部区域”。在外部区域中所暴露的第一多晶硅层42被各向异性刻蚀。氧化层40 也类似的被各向异性刻蚀。所获得的结构在图4D中示出。参照图4E，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。在所述结构上沉积或形成二氧化硅49，接着沉积氮化硅层50。二氧化硅49和氮化硅 50被各向异性刻蚀并在每一个堆叠Sl和S2(以及所有其他间隔的未示出的堆叠)周围留出间隔51 (其为二氧化硅49和氮化硅50的组合)，所获得的结构在图4E中示出。参照图4F，示意出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。然后沉积或形成氧化层52。氧化层52经历各向异性刻蚀后，留下邻近于堆叠Sl和 S2的间隔52。所获得的结构在图4F中示出。参照图4G，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。然后沉积光刻胶材料，并对其进行掩膜，在堆叠Sl和S2之间的内部区域中留下开口。 再一次地，光刻胶也在其他可选的成对堆叠之间。在堆叠Sl和S2之间(以及其他可选的成对堆叠之间)的内部区域的多晶硅42被各向异性刻蚀。在多晶硅42下面的二氧化硅层 40也可被各向异性刻蚀。所得到的结构经过高压离子注入形成第二区域16。所获得的结构在图4G中示出。参照图4H，示意出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。通过诸如湿法刻蚀或干法各向同性刻蚀，将内部区域中邻近堆叠Sl和S2的氧化物间隔52去除。所获得的结构在图4H中示出。参照图41，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。将在堆叠Sl和S2的外部区域中的光刻胶材料去除，在各处沉积或形成二氧化硅M。 所获得的结构在图41中示出。参照图4J，示意出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。将光刻胶材料再次覆盖到所述结构，并且执行掩膜步骤对堆叠Sl和S2的外部区域曝光，并将覆盖在堆叠Sl和S2之间的内部区域的光刻胶材料留下。对氧化物进行各向异性刻蚀，以减小堆叠Sl和S2的外部区域中氧化物间隔M的厚度，并从外部区域内曝光的硅衬底12上彻底去除二氧化硅。所获得的结构在图4J中示出。参照图4K，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。在所述结构上形成20-100埃数量级的二氧化硅薄层56，该氧化物层56是在选择栅和衬底12之间的栅氧化物。所获得的结构在图4K中示出。参照图4L，示出在制作本发明的单元10选项B的工艺过程中下一步骤的横截面视图。在各处沉积多晶硅60，然后对多晶硅层60进行各向异性刻蚀，以在Sl和S2的外部区域内形成间隔，从而形成彼此相邻的分享一共同第二区域16的两个存储单元10的选择栅20。另外，堆叠Sl和S2内部区域中的间隔合并在一起形成单个擦除栅M，其被两个相邻的存储单元10所共享。在所述结构上沉积绝缘体层62，并被各向异性刻蚀以形成紧邻选择栅20的间隔62。在优选的实施例中，绝缘体62为包括二氧化硅和氮化硅的复合层。在这之后，通过离子注入步骤形成第一区域14。在另一侧的每一个存储单元分享一共同的第一区域14。随后沉积绝缘体以及金属化层并被图案化以形成位线70和位线触点72。编程、读取及擦除操作，尤其是所施加的电压可与美国专利6，747’ 310中所述的相同，通过引用而将该专利所公开的内容全部包含于此。然而，操作条件可以是不同的。例如，对于擦除操作可以施加以下电压。
WL(20)BL(70)SL (16)CG(26)EG (24)选择未选择选择未选择选择未选择选择未选择选择未选择OvOvOvOvOvOvOv或 -6至 -9vOv9-llv 或 7-9vOv
在擦除期间，可在选择控制栅26上施加数量级为-6至-9伏的负电压。在该情况下， 施加到选择擦除栅M的电压可下降至约7-9伏。擦除栅M的“突出部分”为隧穿势垒提供对施加到选择控制栅沈的负电压的屏蔽。
对于编程可以施加以下电压。
权利要求
1.一种读取非易失性存储单元的方法，其中该非易失性存储单元具有第一导电类型的半导体衬底以及上表面，其中在所述衬底中具有沿该上表面的第二导电类型的第一区域， 在所述衬底中具有沿该上表面的与该第一区域相间隔的第二导电类型的第二区域，在该第一区域和该第二区域之间具有沟道区域；字线栅位于沟道区域的第一部分上，通过第一绝缘层与沟道区域相间隔；浮栅位于沟道区域的另一部分上，临近并与字线栅分开，其中浮栅通过第二绝缘层与沟道区域相分开；耦合栅位于浮栅上方并通过第三绝缘层与浮栅相绝缘；以及擦除栅临近浮栅并位于与字线栅相反的一侧；所述擦除栅位于第二区域上方并与第二区域相绝缘；所述方法包括向字线栅施加第一正电压以接通位于字线栅下方的沟道区域部分；向擦除栅施加第二正电压；以及在第一区域和第二区域之间施加电压差，由此在第一区域和第二区域之间流过电流。
2.根据权利要求1所述的方法，包括向耦合栅施加非负电压。
3.根据权利要求2所述的方法，其中所述非负电压为地电势。
4.根据权利要求2所述的方法，其中所述非负电压为第三正电压。
5.根据权利要求1所述的方法，其中所述擦除栅被电容性地耦合到所述浮栅。
6.根据权利要求5所述的方法，其中所述擦除栅具有位于浮栅之上的突出部分。
7.一种在非易失性存储单元阵列中读取选择的非易失性存储单元的方法，其中每一存储单元具有第一导电类型的半导体衬底以及上表面，其中在所述衬底中具有沿该上表面的第二导电类型的第一区域，在所述衬底中具有沿该上表面的与该第一区域相间隔的第二导电类型的第二区域，在该第一区域和该第二区域之间具有沟道区域；字线栅位于沟道区域的第一部分上，通过第一绝缘层与沟道区域相间隔；浮栅位于沟道区域的另一部分上，临近并与字线栅分开，其中浮栅通过第二绝缘层与沟道区域相分开；耦合栅位于浮栅上方并通过第三绝缘层与浮栅相绝缘；以及擦除栅临近浮栅并位于与字线栅相反的一侧；所述擦除栅位于第二区域上方并与第二区域相绝缘；所述方法包括向所选择的存储单元的字线栅施加第一正电压以接通位于字线栅下方的沟道区域部分；向所选择的存储单元的擦除栅施加第二正电压；在所选择的存储单元的第一区域和第二区域之间施加电压差，由此在第一区域和第二区域之间流过电流；向未选择的存储单元的字线施加地电压；以及在未选择的存储单元的第一区域和第二区域之间施加零电压差。
8.根据权利要求7所述的方法，包括向所选择的存储单元的耦合栅施加非负电压。
9.根据权利要求8所述的方法，其中所述非负电压为地电势。
10.根据权利要求8所述的方法，其中所述非负电压为第三正电压。
11.根据权利要求7所述的方法，其中所述擦除栅被电容性地耦合到所述浮栅。
12.根据权利要求11所述的方法，其中所述擦除栅具有位于浮栅之上的突出部分。
全文摘要
一种制作在第一导电类型的基本上单晶的衬底上的改进的分裂栅非易失性存储单元，包括第二导电类型的第一区域、第二导电类型的第二区域、以及在所述衬底上的所述第一区域和所述第二区域之间的沟道区。所述存储单元具有在所述沟道区的一部分上的选择栅，在所述沟道区的另一部分上的浮栅，在所述浮栅和邻近于浮栅的擦除栅上的控制栅。所述擦除栅具有延伸到所述浮栅上方的突出部分。所述突出部分的尺寸与在所述浮栅和擦除栅之间的垂直分开的尺寸的比值大约在1.0和2.5之间，从而使擦除效率提高。
文档编号H01L21/8247GK102403274SQ20111023798
公开日2012年4月4日 申请日期2008年8月5日 优先权日2007年8月6日
发明者A·康托夫, A·李维, C-S·苏, J·Y·贾, V·马科夫, Y·托卡谢弗, 刘娴, 胡耀文 申请人:美商矽储科技股份有限公司