专利名称：半导体器件的制造方法
技术领域：
本发明此处讨论的实施例涉及一种半导体器件的制造方法。
背景技术：
随着半导体器件的小尺寸化和高度集成化，由沟道杂质的统计学波动 (statistical fluctuation)所引起的晶体管阈值电压的波动也渐趋明显。阈值电压是确定晶体管性能的重要参数之一；并且，为了制造高性能和高可靠性的半导体器件，减小由杂质的统计学波动而引起的阈值电压波动是很重要的。作为一种减小由上述统计学波动所引起的阈值电压波动的技术，提出了如下技术，即在具有急变型(ste印)杂质浓度分布的高掺杂沟道杂质层上形成非掺杂外延硅层。以下为相关的示例美国专利No. 6426279 ；美国专利No. 6482714 ；美国专利公开 No. 2009/0108350 ；电子器件IEEE会刊第46卷第8号第1718页(1999年)，“使用外延及 δ掺杂沟道的0. 1 μ m以下金属氧化物半导体场效应晶体管中随机掺杂物诱发性阈值电压波动的抑制(Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0. 1- μ m MOSFET' s with Epitaxial and δ -doped Channels)，，，A. Asenov 著； 微电子学可靠性(Microelectron. Reliab.)第37卷第9号第1309-1314页(1997年)， “超大规模集成化的金属氧化物半导体器件结构发展低功率/高速率操作(M0S Device Structure Development for ULSI :Low Power/High Speed Operation)",Woo-Hyeong Lee 著；国际电子器件会议(IEDM)09-673，“用于持续块状CMOS尺寸规划的由硼掺杂硅碳层控制的 η/pMOS 中的急变型沟道分布图(Ste印 Channel Profiles in n/pM0S Controlled by Boron-Doped Si :C Layers for Continual Bulk-CMOS Scaling)，，，A. Hokazono 等著； 以及，材料科学与工程R42第65-114页(2003年)，“硅中的硼扩散异常及点缺陷工程的控制(Boron diffusion in silicon :the anomalies and control by point defect engineering)，，，L Shao 等著。本申请的发明人考查了上述已提出的半导体器件，并发现形成在沟道杂质层上的外延层出现了结晶度降低。外延层的结晶度很大程度上影响着晶体管特性并由此影响半导体器件的性能及可靠性。外延层的结晶度被期望有所提高。
发明内容
因此，实施例的一个方案的目的在于提供一种高性能及高可靠性的半导体器件的制造方法。根据实施例的一个方案，提出一种半导体器件的制造方法，包括在半导体衬底中离子注入杂质；激活所述杂质以在所述半导体衬底中形成杂质层；去除所述杂质层的表面部分的半导体衬底；以及，在去除所述杂质层的表面部分的半导体衬底之后，于所述半导体衬底之上外延生长半导体层。根据实施例的另一方案，提出一种半导体器件的制造方法，包括在半导体衬底之CN 102446855 A 上形成保护膜；穿过所述保护膜在所述半导体衬底中离子注入杂质；激活所述杂质以在所述半导体衬底中形成杂质层；在形成所述杂质层之后去除所述保护膜；在去除所述保护膜之后去除所述杂质层的表面部分的半导体衬底；以及，在去除所述杂质层的表面部分的半导体衬底之后，于所述半导体衬底之上外延生长半导体层。根据实施例的再一方案，提出一种半导体器件的制造方法，包括在半导体衬底之上形成第一保护膜；在所述第一保护膜之上形成第一掩模，所述第一掩模暴露第一区域并覆盖第二区域；通过使用所述第一掩模去除所述第一区域中的第一保护膜；在去除所述第一区域中的第一保护膜之后，通过使用所述第一掩模在所述第一区域中的半导体衬底中离子注入第一杂质；去除所述第一掩模；在去除所述第一掩模之后激活所述第一杂质以在所述半导体衬底中形成第一杂质层；在形成所述第一杂质层之后去除剩余的第一保护膜；以及，在去除剩余的第一保护膜之后，于所述半导体衬底之上外延生长半导体层。
图1及图2为显示根据第一实施例的半导体器件结构的截面示意图；图 3A-图 3B、图 4A-图 4B、图 5A-图 5B、图 6A-图 6B、图 7A-图 7B、图 8A-图 8B 及图9为显示根据第一实施例的半导体器件制造方法的截面图；图10为显示外延层的表面粗糙度与硅蚀刻量之间关系的图表；图11、图12、图18及图19为显示硅衬底中氧的深度分布的图表；图13A-图13B、图14A-图14B及图15为显示根据第二实施例的半导体器件制造方法的截面图；以及图16A-图16B及图17A-图17B为显示根据参考示例的半导体器件制造方法的截面图。
具体实施例方式[第一实施例]根据第一实施例的半导体器件及半导体器件制造方法将参照图1至图19加以描述。图1及图2为显示根据本实施例的半导体器件的结构的截面示意图。图3A-图9 为显示根据本实施例的半导体器件制造方法的截面图。图10为显示外延层的表面粗糙度与硅蚀刻量之间关系的图表。图11及图12为显示硅衬底中氧的深度分布的图表。首先，将参照图1及图2描述根据本实施例的半导体器件的结构。NMOS晶体管形成区16及PMOS晶体管形成区M设置在硅衬底10之上。ρ阱20及ρ型高掺杂杂质层22形成在硅衬底10的NMOS晶体管形成区16中。在硅衬底10上外延生长的硅层32形成在P型高掺杂杂质层22之上。栅极绝缘膜42形成在硅层32之上。栅极电极44形成在栅极绝缘膜42之上。源极/漏极区52形成在栅极电极 44两侧的硅层32及硅衬底10中。由此，形成了 NMOS晶体管。η阱观及η型高掺杂杂质层30形成在硅衬底10的PMOS晶体管形成区M中。在硅衬底10上外延生长的硅层32形成在η型高掺杂杂质层30之上。栅极绝缘膜42形成在硅层32之上。栅极电极44形成在栅极绝缘膜42之上。源极/漏极区M形成在栅极电极
544两侧的硅层32及硅衬底10中。由此，形成了 PMOS晶体管。金属硅化物膜56形成在NMOS晶体管及PMOS晶体管的栅极电极44及源极/漏极区52、54之上。层间绝缘膜58形成在其上形成有NMOS晶体管及PMOS晶体管的硅衬底10之上。 连接至晶体管的接触插塞60埋置在层间绝缘膜58中。互连62连接至接触插塞60。如图2所例示，NMOS晶体管及PMOS晶体管每个都在沟道区106中包括具有急变型杂质浓度分布的高掺杂杂质层108，以及外延地生长在高掺杂杂质层108上的非掺杂硅层110。这一晶体管结构能够有效抑制由于杂质的统计学波动所引起的晶体管阈值电压波动。接下来，将参照图3A至图9描述根据本实施例的半导体器件制造方法。首先，通过光刻及蚀刻在硅衬底10的除了要形成产品的区域(例如，划片区)之外的区域中形成要用作掩模对准标记的沟槽12。在根据本实施例的半导体器件制造方法中，阱及沟道杂质层形成在器件隔离绝缘膜40形成之前。沟槽12是在器件隔离绝缘膜40形成之前进行的光刻工艺(例如，用于形成阱及沟道杂质层的光刻工艺)中用作掩模对准的标记。在形成器件隔离绝缘膜40之前形成阱及沟道杂质层是为了在氧化硅膜14的去除等等中抑制器件隔离绝缘膜40的膜厚度降低。接下来，通过例如热氧化法在硅衬底10的整个表面之上形成氧化硅膜14作为硅衬底10表面的保护膜(图3A)。接着，通过光刻形成暴露出NMOS晶体管形成区16并覆盖住其余区域的光致抗蚀剂膜18。沟槽12是用作该光刻的对准的对准标记。接着，以光致抗蚀剂膜18为掩模进行离子注入以在NMOS晶体管形成区16中形成 P阱20及P型高掺杂杂质层22 (图:3B)。ρ阱20例如是通过分别在与衬底的法向方向倾斜的4个方向以加速能150keV及剂量7. 5 X IO12CnT2的条件注入硼离子(B+)而形成。ρ型高掺杂杂质层22例如是通过分别以加速能50keV及剂量5 X IO14CnT2的条件注入锗离子(Ge+)、以加速能3keV及剂量3 X IO14cnT2 的条件注入碳离子(C+)、以及以加速能^eV及剂量3 X IO13CnT2的条件注入硼离子(B+)形成。锗用于使硅衬底10非晶化(amorphize)，由此以防止硼离子的通道作用(channeling)， 以及使硅衬底10非晶化以增大使碳位于格点(lattice point)处的可能性。位于格点处的碳作用于抑制硼的扩散。有鉴于此，优选在形成P型高掺杂杂质层22时于碳和硼之前进行锗的离子注入，并优选在P型高掺杂杂质层22之前形成ρ阱20。接下来，通过例如灰化法去除光致抗蚀剂膜18。随后，通过光刻形成暴露出PMOS晶体管形成区M并覆盖住其余区域的光致抗蚀剂膜26。沟槽12是用作该光刻的对准的对准标记。接着，以光致抗蚀剂膜沈为掩模进行离子注入，以在硅衬底10的PMOS晶体管形成区M中形成η阱观及η型高掺杂杂质层30 (图4Α)。η阱观例如是通过分别在与衬底的法向方向倾斜的4个方向以加速能360keV 及剂量7. 5 X IO12CnT2的条件注入磷离子(P+)、以及以加速能SOkeV及剂量8 X 1012cm_2 的条件注入砷离子(As+)而形成。η型高掺杂杂质层30例如是通过以加速能故^及剂量2X IO13CnT2的条件注入砷离子、或者以加速能20keV-50keV(例如，20keV)及剂量 0.5 X IO13cnT2 至 2. OX IO13cnT2 (例如，1.5 X IO13cnT2)的条件注入锑离子(Sb+)而形成。η 阱 28优选形成在η型高掺杂杂质层30之前。接着，通过例如灰化法去除光致抗蚀剂膜26。ρ阱20及ρ型高掺杂杂质层22、或者η阱观及η型高掺杂杂质层30可以先形成。接着，在惰性环境氛围中进行热处理以恢复在激活所注入杂质时于硅衬底10中引起的离子注入损害。例如，在氮气环境氛围中进行600°C、150秒的热处理。这时，其中连同硼一起注入有锗和碳的ρ型高掺杂杂质层22，如上所述能够抑制硼的扩散。因而，能够保留P型高掺杂杂质层22的急变型分布。包括砷或锑(其扩散常数小)的η型高掺杂杂质层30能够保留急变型分布。随后，使用例如氢氟酸水溶液通过湿蚀刻去除氧化硅膜14。而后，使用例如TMAH(Tetra-Methyl Ammonium Hydroxide,四甲基氢氧化铵)通过湿蚀刻将硅衬底10的表面蚀刻大约3nm。特别地，用TMAH(10%的水溶液)进行40°C、 10秒的处理，然后通过再次使用氢氟酸水溶液进行湿蚀刻，去除TMAH处理后形成的原生 (native)氧化膜。接下来，通过例如CVD (化学气相沉积)法在硅衬底10的表面上生长例如30nm厚的非掺杂硅层48(图狃)。如稍后将在参考示例中所述的，硅衬底10生长有硅层32的表面中出现很多的氧。 通过本申请发明人的检查，发现这很多的氧是在离子注入时从氧化硅膜14向硅衬底10所推入(push in)的撞击氧(knock-on oxygen)。由于在NMOS晶体管形成区16中注入的锗离子及在PMOS晶体管形成区M中注入的砷离子或锑离子的大原子量，所以撞击会有很大影响。蚀刻硅衬底10的表面的步骤是为了去除离子注入时硅衬底10的表面中所推入的氧。预先将硅衬底10的表面中的撞击氧去除，由此能够长成高结晶度的硅层32。增加硅衬底的蚀刻量使得撞击氧的去除更彻底，但不利的是，会部分去除注入的杂质。本申请的发明人发现了以下缺点，随着硅衬底的蚀刻量增加，稍后将形成的外延层的表面粗糙度也会增加。如图10所示，本申请的发明人发现，为了防止外延层表面的表面粗糙度的增加，硅蚀刻量优选不大于约5nm。接下来，在减压情况下通过例如ISSG(In-Situ Steam Generation，原位水汽生成)法对硅层32的表面进行湿氧化以形成例如3nm厚的氧化硅膜34。作为处理条件，例如，温度被设定为810°C，处理时间段被设定为20秒。随后，通过例如LPCVD (低压化学气相沉积)法在氧化硅膜34之上沉积例如90nm 厚的氮化硅膜36。作为处理条件，例如，温度被设定为700°C，处理时间段被设定为150分钟。接着，通过光刻及干蚀刻对氮化硅膜36、氧化硅膜34、硅层32及硅衬底10进行各向异性地蚀刻，以在包含各晶体管形成区之间的区域的器件隔离区中形成器件隔离沟槽 38 (图5A)。沟槽12是用作该光刻的对准的对准标记。接着，在减压情况下通过例如ISSG法对硅层32及硅衬底10的表面进行湿氧化以形成例如2nm厚的氧化硅膜作为器件隔离沟槽56内壁上的衬垫膜(liner film)。作为处理条件，例如，温度被设定为810°C，处理时间段被设定为12秒。接下来，通过例如高密度等离子体CVD法沉积例如500nm厚的氧化硅膜，以通过该氧化硅膜填充器件隔离沟槽38。随后，通过例如CMP (化学机械研磨)法去除氮化硅膜36之上的氧化硅膜。由此， 通过所称的STI (Shallow Trench Isolation，浅沟槽隔离)法，形成了埋置在器件隔离沟槽 38中的氧化硅膜的器件隔离绝缘膜40 (图5B)。接着，通过例如使用氢氟酸水溶液并以氮化硅膜36作为掩模将器件隔离绝缘膜 40蚀刻例如大约30nm。该蚀刻是为了将已完成晶体管的硅层32的表面与器件隔离绝缘膜 40的表面调整在大体上同一高度。接下来，通过例如使用热磷酸的湿蚀刻去除氮化硅膜36 (图6A)。接着，通过例如使用氢氟酸水溶液的湿蚀刻去除氧化硅膜34。接下来，通过热氧化法形成例如2nm厚的氧化硅膜。作为处理条件，例如，温度被设定为810°C，处理时间段被设定为8秒。接着，在NO环境氛围中进行例如870°C、13秒的热处理以将氮引入氧化硅膜中。这样，氮氧化硅膜的栅极绝缘膜42形成在NMOS晶体管形成区16及PMOS晶体管形成区M中(图6B)。随后，通过例如LPCVD法在整个表面之上沉积例如IOOnm厚的非掺杂多晶硅膜。作为处理条件，例如，温度被设定为605°C。接下来，通过光刻及干蚀刻来图案化多晶硅层以在各晶体管形成区中形成栅极电极 44(图 7A)。接着，以栅极电极44为掩模通过光刻及离子注入而在NMOS晶体管形成区16中选择性地注入η型杂质离子，以形成将成为延伸区的η型杂质层46。η型杂质层46是通过在加速能IkeV及剂量1 X IO15CnT2的条件下注入例如砷离子而形成。接下来，以栅极电极44为掩模通过光刻及离子注入而在PMOS晶体管形成区M中选择性地注入P型杂质离子，以形成将成为延伸区的P型杂质层48 (图7Β)。P型杂质层48 是通过在加速能0. 3keV及剂量3 X IO14CnT2的条件下注入例如硼离子而形成。随后，通过例如CVD法在整个表面之上沉积例如SOnm厚的氧化硅膜。作为处理条件，例如，温度被设定为520°C。接着，沉积在整个表面之上的氧化硅膜被各向异性地蚀刻以选择性地留在栅极电极44的侧壁上。这样，形成了氧化硅膜的侧壁间隔50 (图8A)。接下来，以栅极电极44及侧壁间隔50作为掩模通过光刻及离子注入在NMOS晶体管形成区16中选择性地进行离子注入。由此，形成了要成为源极/漏极区的η型杂质层52， 并且η型杂质被掺杂至NMOS晶体管的栅极电极44。作为离子注入的条件，例如，以加速能 SkeV及剂量1. 2X IO1W进行磷离子的离子注入。接着，以栅极电极44及侧壁间隔50为掩模通过光刻及离子注入在PMOS晶体管形成区M中选择性地进行离子注入。这样，形成了要成为源极/漏极区的ρ型杂质层54，并且P型杂质被掺杂至PMOS晶体管的栅极电极44。作为离子注入的处理条件，例如，以加速能4keV及剂量6X IO15CnT2进行硼离子的离子注入。随后，在惰性气体环境氛围中进行例如1025°C、0秒(其中0秒表示为尖峰退火(spike anneal)的短时间热处理，例如可参见 0-7803-8478-4/042004IEEE，pp. 85-88， J. C. Hooker 等人所著的 “Work Function Stability of thermal ALD Ta(Si)N Gate Electrodes on HfO2",以及 97-4244-5640-6/092009IEEE，pp. 17. 3. 1-17. 3.4，Satoshi Kamiyama等人所著的“Vth Fluctuation Suppression and High Performance of HfSiON/ Metal Gate Stacks by Controlling Capping-Y2O3 Layers for 22nm Bulk Devices")白勺快速热处理，以激活注入的杂质并使杂质在栅极电极44中扩散。该1025°C、0秒的快速热处理足以使杂质扩散至栅极电极44与栅极绝缘膜42之间的界面。通过碳对硼扩散的抑制，NMOS晶体管的沟道部分能够保留急变型杂质分布，并且，由于砷或锑的缓慢扩散，PMOS 晶体管的沟道部分能够保留急变型杂质分布。这样，NMOS晶体管和PMOS晶体管分别形成在NMOS晶体管形成区16和PMOS晶体管形成区M中(图8B)。随后，通过自对准多晶硅化(salicide)(自对准硅化)工艺在栅极电极44、n型杂质层52及ρ型杂质层M上形成例如硅化钴膜的金属硅化物膜56。接着，通过例如CVD法在整个表面之上沉积例如50nm厚的氮化硅膜，以形成氮化硅膜作为蚀刻停止膜。接下来，通过例如高密度等离子体CVD法在氮化硅膜之上沉积例如500nm厚的氧
化硅膜。这样，形成了氮化硅膜与氧化硅膜的层膜的层间绝缘膜58。接着，通过例如CMP法抛光层间绝缘膜58的表面以进行平坦化。随后，形成埋置在层间绝缘膜58中的接触插塞60、连接至接触插塞60的互连62 等等，完成半导体器件(图9)。本申请发明人对存在于硅层32与硅衬底10之间的界面中的氧所进行的检查的结果将参照图11及图12加以描述。本申请发明人的想法是，存在于硅衬底10与外延硅层32之间的界面中的很多氧会成为离子注入时产生的撞击氧，并且发明人按以下工艺流程准备了评估样本并检查了所述界面中的氧浓度。首先，在硅衬底的表面上形成氧化硅膜。作为氧化硅膜，使用了通过810°C、20秒的热氧化所形成的2nm厚氧化硅膜，或通过顺序进行ΝΗ40Η/Η202/Η20处理、HF处理及HCl/ Η202/Η20处理所形成的0. 5nm厚化学氧化膜。接着，假设是NMOS晶体管制造工艺，在其上形成有氧化硅膜的硅衬底中注入锗离子，或者假设是PMOS晶体管制造工艺，则注入砷离子。锗离子注入的条件为加速能60keV 以及剂量5 X IO15CnT2。砷离子注入的条件为加速能6keV以及剂量2 X IO13cnT2。随后，进行用于恢复离子注入损害的热处理。该热处理的条件为600°C、150分钟。接下来，使用氢氟酸水溶液通过湿蚀刻去除硅衬底表面上的氧化硅膜。接着，使用TMAH通过湿蚀刻将硅衬底的表面蚀刻大约3nm。为了比较，一些样本中硅衬底的表面没有被蚀刻。随后，在硅衬底上外延生长硅层。而后，通过二次离子质谱(secondary ion mass spectrometry)测量如此所准备的样本的氧原子深度分布。
图11及图12为显示通过二次离子质谱对硅层及硅衬底中氧深度分布进行测量的结果的图表。图11显示注入锗离子的样本的测量结果。图12显示注入砷离子的样本的测量结果。在每个图表里，虚线表示的样本中，形成2nm厚的氧化硅膜、进行离子注入、然后在不蚀刻硅衬底表面的情况下外延生长硅层。单点划线表示的样本中，形成化学氧化膜、进行离子注入、然后在不蚀刻硅衬底表面的情况下外延生长硅层。实线表示的样本中，形成化学氧化膜、进行离子注入、然后在将硅衬底的表面蚀刻3nm后外延地生长硅层。如图11及图12所示，在外延生长之前硅衬底表面没有经过蚀刻的样品(虚线及单点划线)中，硅衬底中存在很多氧。另一方面，在外延生长之前硅衬底表面经过蚀刻的样品(实线)中，在硅衬底与硅层之间的界面中存在的氧急剧减少。基于这些结果，存在于硅衬底与硅层之间界面中的氧已经被认定为通过离子注入从氧化硅层向硅衬底所推入的撞击氧。与在外延生长之前硅衬底表面没有经过蚀刻的样品相比，在外延生长之前硅衬底经过蚀刻的样品可以使氧浓度减小至大约1/10。基于上述内容发现，硅衬底表面在外延生长之前经过蚀刻，由此抑制了离子注入时所产生撞击氧的影响，并且能够形成良好品质的外延层。如上所述，根据本实施例，硅衬底表面是在于沟道区中已形成高掺杂杂质层之后且在外延硅层形成之前被去除，由此能够去除形成高掺杂杂质层时通过离子注入而推入硅衬底的氧。因而，能够生长成高结晶度的外延硅层。外延硅层的结晶度提高，由此晶体管的特性以及进而半导体器件的性能和可靠性能够得到提高。[第二实施例]根据第二实施例的半导体器件以及半导体器件制造方法将参照图1至图19加以描述。该参考示例与图1至图12所示根据第一实施例的半导体器件及其制造方法中相同的部件由相同的附图标记表示，以便精简描述而不重复。图13A至图15为显示根据本实施例的半导体器件制造方法的截面视图。在本实施例中，将描述制造图1中所示根据第一实施例的半导体器件的另一种方法。首先，通过光刻及蚀刻在硅衬底10的要形成产品的区域(例如，划片区)之外的区域中形成要用作掩模对准标记的沟槽12。接着，通过例如热氧化法在硅衬底10的整个表面之上形成氧化硅膜14作为硅衬底10表面的保护膜(图13A)。接下来，通过光刻形成暴露出PMOS晶体管形成区M并覆盖住其余区域的光致抗蚀剂膜26。沟槽12是用作该光刻的对准的对准标记。接着，以光致抗蚀剂膜沈为掩模用例如氢氟酸水溶液进行湿蚀刻以去除PMOS晶体管形成区M中的氧化硅膜14。接下来，以光致抗蚀剂膜沈为掩模进行离子注入以在硅衬底10的PMOS晶体管形成区M中形成η阱观及η型高掺杂杂质层30 (图13Β)。η阱观例如是通过分别在与衬底的法向方向倾斜的4个方向以加速能360keV 及剂量7. 5 X IO12CnT2的条件注入磷离子(P+)、以及以加速能SOkeV及剂量6 X 1012cm_2 的条件注入砷离子(As+)而形成。η型高掺杂杂质层30例如是通过以加速能故^及剂量2X IO13CnT2的条件注入砷离子、或者以加速能20keV-50keV(例如，20keV)及剂量 0.5 X IO13cnT2 至 2. OX IO13cnT2 (例如，1.5 X IO13cnT2)的条件注入锑离子(Sb+)而形成。此时，在PMOS晶体管形成区M中硅衬底10的表面上还没有形成氧化硅膜14。当晶片储存在空气中时，哪怕是暂时性地储存，由于原生氧化膜的生长等，也通常有氧出现在硅衬底10的表面中，但硅衬底10的表面中氧的量会急剧减少。因而，通过由形成η阱观及η型高掺杂杂质层30时的离子注入所引起的撞击而被推入硅衬底10中的氧的量会显著减少。光致抗蚀剂膜沈可以在不形成氧化硅膜14的情况下直接形成在硅衬底10上。然而，并非优选地，在该方法中，离子注入时硅衬底10及光致抗蚀剂膜沈的温度会升高，并且光致抗蚀剂膜26中的可动离子等会扩散而污染硅衬底10。接着，通过例如灰化法去除光致抗蚀剂膜26。接下来，使用例如氢氟酸水溶液通过湿蚀刻去除氧化硅膜14。接着，通过例如热氧化法在硅衬底10的整个表面之上形成氧化硅膜64作为硅衬底10表面的保护膜(图14Α)。接下来，通过光刻形成暴露出NMOS晶体管形成区16并覆盖住其余区域的光致抗蚀剂膜18。沟槽12是用作该光刻的对准的对准标记。接着，以光致抗蚀剂膜18为掩模用例如氢氟酸水溶液进行湿蚀刻以去除NMOS晶体管形成区16中的氧化硅膜64。接下来，以光致抗蚀剂膜18为掩模进行离子注入以在NMOS晶体管形成区16中形成ρ阱20及ρ型高掺杂杂质层22 (图14Β)。ρ阱20例如是通过分别在与衬底的法向方向倾斜的4个方向以加速能150keV及剂量7. 5 X IO12CnT2的条件注入硼离子(B+)而形成。ρ型高掺杂杂质层22例如是通过分别以加速能50keV及剂量5 X IO14CnT2的条件注入锗离子(Ge+)、以加速能3keV及剂量3 X IO14cnT2 的条件注入碳离子(C+)、以及以加速能^eV及剂量3 X IO13CnT2的条件注入硼离子(B+)而形成。此时，在NMOS晶体管形成区16中硅衬底10的表面上还没有形成氧化硅膜64。当晶片储存在空气中时，哪怕是暂时性地储存，由于原生氧化膜的生长等，也通常有氧出现硅衬底10的表面中，但硅衬底10的表面中氧的量会急剧减少。因而，通过由形成ρ阱20及 P型高掺杂杂质层22时的离子注入所引起的撞击而被推入硅衬底10中的氧的量会显著减少。光致抗蚀剂膜18可以在不形成氧化硅膜64的情况下直接形成在硅衬底10上。然而，并非优选地，在该方法中，离子注入时硅衬底10及光致抗蚀剂膜18的温度会升高，并且光致抗蚀剂膜26中的可动离子等会扩散而污染硅衬底10。接着，通过例如灰化法去除光致抗蚀剂膜18。在根据本实施例的半导体器件制造方法中，η阱观及η型高掺杂杂质层30是在ρ 阱20及ρ型高掺杂杂质层22之前形成。这是为了抑制由于氧化而加强的杂质扩散。与砷、锑和磷相比，硼和碳的加强扩散非常之大。当在ρ阱20及ρ型高掺杂杂质层形成之后通过氧化硅衬底10而形成要成为用于形成η阱观及η型高掺杂杂质层30的保护膜的氧化硅膜时，硼和碳的加强扩散发生在形成该保护膜的工艺中。当位于硅衬底表面
11的格点处的碳减少时，抑制硼扩散的效果会降低，不能形成具有急变型硼浓度分布的P型高掺杂杂质层22。通过在η阱观和η型高掺杂杂质层30之后形成ρ阱20和ρ型高掺杂杂质层22， 形成作为保护膜的氧化硅膜时不会发生硼和碳的加强扩散。η阱观和η型高掺杂杂质层 30中所含的砷、锑和磷会暴露于氧化工艺中，但与硼和碳相比，它们的加强扩散很小。因此，ρ阱20和ρ型高掺杂杂质层22是形成在η阱观和η型高掺杂杂质层30之后，由此η型高掺杂杂质层30及ρ型高掺杂杂质层22都能够具有急变型杂质浓度分布。如上所述，在本实施例中，η阱观及η型高掺杂杂质层30是在ρ阱20及ρ型高掺杂杂质层22之前形成，以便防止由氧化引起的杂质加强扩散。当通过CVD法沉积的膜或者其他膜被用作离子注入的保护膜时不会发生加强扩散，并且P阱20及ρ型高掺杂杂质层 22与η阱观及η型高掺杂杂质层30两者中任一都可以先形成。接着，在惰性环境氛围中进行热处理，以恢复在激活所注入杂质时于硅衬底10中引起的离子注入损害。例如，在氮气环境氛围中进行600°C、150秒的热处理。随后，使用例如氢氟酸水溶液通过湿蚀刻去除氧化硅膜64。而后，使用例如TMAHCTetra-Methyl Ammonium Hydroxide，四甲基氢氧化铵)通过湿蚀刻将硅衬底10的表面蚀刻大约3nm。进行该蚀刻是为了去除形成ρ型高掺杂杂质层 22和η型高掺杂杂质层30时所推入硅衬底10的撞击氧。在本实施例中，是在没有氧化硅膜14、64的情况下进行离子注入由此以减少撞击氧的量，蚀刻硅衬底10并非是必须的。然而，考虑到晶片储存期间形成的原生氧化膜，本实施例中也优选对硅衬底10的表面进行蚀刻。接着，通过例如CVD法在硅衬底10的表面上外延地生长例如30nm厚的非掺杂硅层 32 (图 15)。随后，以与图5A至图9中所示根据第一实施例的半导体器件制造方法中相同的方式，完成半导体器件。如上所述，根据本实施例，当高掺杂杂质层形成在沟道区中时，离子注入区中的保护膜已经被去除，由此能够显著减少在形成高掺杂杂质层的离子注入时被推入硅衬底中的氧的量。因而，能够长成高结晶度的外延硅层。外延硅层的结晶度提高，由此晶体管的特性能够得到提高，并且进而，半导体器件的性能和可靠性能够得到提高。[参考示例]根据参考示例的半导体器件制造方法将参照图16A至图19加以描述。该参考示例与图1至图15所示根据第一及第二实施例的半导体器件及其制造方法中相同的部件由相同的附图标记表示，以便精简描述而不重复。图16A至图17B为显示根据本参考示例的半导体器件制造方法的截面视图。图18 及图19为显示硅衬底中氧的深度分布的图表。首先，通过光刻及蚀刻在硅衬底10的要形成产品的区域之外的区域中形成要用作掩模对准标记的沟槽12。接着，在硅衬底10的整个表面之上形成氧化硅膜14作为硅衬底10表面的保护膜 (图 16A)。接下来，通过光刻形成暴露出NMOS晶体管形成区16并覆盖住其余区域的光致抗蚀剂膜18。接着，以光致抗蚀剂膜18为掩模进行离子注入以在NMOS晶体管形成区16中形成 P阱20及P型高掺杂杂质层22 (图16B)。接下来，通过例如灰化法去除光致抗蚀剂膜18。接着，通过光刻形成暴露出PMOS晶体管形成区M并覆盖住其余区域的光致抗蚀剂膜26。接下来，以光致抗蚀剂膜沈为掩模进行离子注入以在硅衬底10的PMOS晶体管形成区M中形成η阱观及η型高掺杂杂质层30 (图17Α)。接着，通过例如灰化法去除光致抗蚀剂膜26。接下来，在惰性环境氛围中进行热处理以恢复在激活所注入杂质时于硅衬底10 中引起的离子注入损害。随后，用氢氟酸水溶液通过湿蚀刻去除氧化硅膜14。接着，在硅衬底10的表面上外延生长非掺杂硅层32 (图17Β)。随后，以与图5Α至图9中所示根据第一实施例的半导体器件制造方法中相同的方式，完成半导体器件。本申请发明人对通过上述制造方法所制备的半导体器件进行了检查，并发现在硅衬底10上外延地生长的硅层32结晶度不高。本申请的发明人对此进行了检查，并发现一个原因是在其上外延地生长有硅层32的硅衬底10表面中出现了大量的氧。在氧存在于其上外延地生长有硅层32的硅衬底10表面中的情况下，所生长的硅层32的结晶度降低，其进而导致晶体管特性的下降。图18和图19为显示通过二次离子质谱测量的硅层及硅衬底中氧深度分布的图表。图18为NMOS晶体管形成区16的测量结果，图19为PMOS晶体管形成区M的测量结^ ο如图18及图19所示，在NMOS晶体管形成区16和PMOS晶体管形成区M中，硅层 32与硅衬底10之间的界面附近都出现了高浓度的氧。[修改的示例]上述实施例能够涵盖其他各种修改。例如，在上述实施例中，例示了在沟道杂质层上包括外延层的晶体管制造方法。然而，该实施例能够应用于包括如下步骤的各种半导体器件制造方法，该步骤是指在杂质层已经形成之后于半导体衬底上生长外延层。尤其，在包括如下步骤的半导体器件制造方法中，能够预期得到如上述实施例中的效果，该步骤是指在半导体衬底表面上形成有含氧 (诸如氧化物膜)或吸附氧等等的表面层的情况下进行离子注入。在上述实施例中，描述了氧化硅膜中的氧通过离子注入被推入硅衬底中的现象。 然而，由离子注入所引起的撞击并不仅限于氧。例如，当在硅衬底上形成有氮化硅膜的情况下进行离子注入时，氮化硅膜中的氮会通过撞击被推入硅衬底中。除了硅之外，被推入硅衬底中的撞击原子都将影响外延层的生长。无论是任何膜被用作离子注入的保护膜，在外延层生长之前对硅衬底的表面进行去除的步骤都是有效的。在上述实施例中，是使用硅衬底作为基部半导体衬底，但该基部半导体衬底并非必须为块状硅衬底。也可使用其他半导体衬底，例如SOI (Silicon On hsulator，绝缘体上覆硅)衬底，等等。在上述实施例中，是使用硅层作为外延半导体层，但该硅层并非必须。也可使用其他半导体层，诸如SiGe层、SiC层等等，来代替硅层。上述实施例中所描述的结构、构成材料、制造条件等等均为示例，其根据本领域普通技术人员的技术常识等能够进行适当的变化或修改。此处叙述的所有示例及条件性语句，都是为了教学目的以帮助读者理解本发明以及发明人对于现有技术所作出促进贡献的概念，并且都应在不限于这些具体叙述的示例及条件的情况下进行解读，而该说明书中这些示例的组织也无关于展现本发明的优势及劣势。尽管本发明的实施例已加以详细描述，然而应当理解，在不脱离本发明的精神和范围的条件下，能够进行各种改变、替换及变化。
权利要求
1.一种半导体器件的制造方法，包括如下步骤 在半导体衬底中离子注入杂质；激活所述杂质以在所述半导体衬底中形成杂质层； 去除所述杂质层的表面部分的半导体衬底；以及在去除所述杂质层的表面部分的半导体衬底之后，于所述半导体衬底之上外延生长半导体层。
2.根据权利要求1所述的半导体器件的制造方法，其中在去除所述杂质层的表面部分的半导体衬底时，离子注入所述杂质时推入所述半导体衬底中的所述保护膜的构成原子被去除。
3.根据权利要求1所述的半导体器件的制造方法，在形成所述半导体层之后还包括 在所述半导体层之上形成栅极绝缘膜；以及在所述栅极绝缘膜之上形成栅极电极。
4.一种半导体器件的制造方法，包括如下步骤 在半导体衬底之上形成保护膜；穿过所述保护膜在所述半导体衬底中离子注入杂质； 激活所述杂质以在所述半导体衬底中形成杂质层； 在形成所述杂质层之后去除所述保护膜；在去除所述保护膜之后去除所述杂质层的表面部分的半导体衬底；以及在去除所述杂质层的表面部分的半导体衬底之后，于所述半导体衬底之上外延生长半导体层。
5.根据权利要求4所述的半导体器件的制造方法，其中在去除所述杂质层的表面部分的半导体衬底时，离子注入所述杂质时推入所述半导体衬底中的所述保护膜的构成原子被去除。
6.根据权利要求4所述的半导体器件的制造方法，在形成所述半导体层之后还包括 在所述半导体层之上形成栅极绝缘膜；以及在所述栅极绝缘膜之上形成栅极电极。
7.一种半导体器件的制造方法，包括如下步骤 在半导体衬底之上形成第一保护膜；在所述第一保护膜之上形成第一掩模，所述第一掩模暴露第一区域并覆盖第二区域； 通过使用所述第一掩模去除所述第一区域中的第一保护膜；在去除所述第一区域中的第一保护膜之后，通过使用所述第一掩模在所述第一区域中的半导体衬底中离子注入第一杂质； 去除所述第一掩模；在去除所述第一掩模之后激活所述第一杂质以在所述半导体衬底中形成第一杂质层；在形成所述第一杂质层之后去除剩余的第一保护膜；以及在去除剩余的第一保护膜之后，于所述半导体衬底之上外延生长半导体层。
8.根据权利要求7所述的半导体器件的制造方法，在形成所述半导体层之后还包括 在所述第一区域中的半导体层之上形成第一栅极绝缘膜；以及在所述第一栅极绝缘膜之上形成第一栅极电极。
9.根据权利要求7所述的半导体器件的制造方法， 在形成所述第一保护膜之前还包括在所述半导体衬底之上形成第二保护膜；在所述第二保护膜之上形成第二掩模，所述第二掩模覆盖所述第一区域并暴露所述第二区域；通过使用所述第二掩模去除所述第二区域中的第二保护膜；在去除所述第二区域中的第二保护膜之后，通过使用所述第二掩模在所述第二区域中的半导体衬底中离子注入第二杂质； 去除所述第二掩模；以及去除剩余的第二保护膜，其中在形成所述第一杂质层时，所述第二杂质被激活进而形成第二杂质层。
10.根据权利要求9所述的半导体器件的制造方法， 在形成所述半导体层之后还包括分别在所述第一区域中的半导体层之上形成第一栅极绝缘膜以及在所述第二区域中的半导体层之上形成第二栅极绝缘膜；以及分别在所述第一栅极绝缘膜之上形成第一栅极电极以及在所述第二栅极绝缘膜之上形成第二栅极电极。
11.根据权利要求9所述的半导体器件的制造方法，其中所述第一保护膜及所述第二保护膜为通过氧化所述半导体衬底而形成的氧化膜； 所述第一杂质包括硼；并且所述第二杂质包括砷、锑或磷。
12.根据权利要求7所述的半导体器件的制造方法，在外延生长半导体层之后还包括 去除所述第一杂质层的表面部分的半导体衬底。
13.根据权利要求12所述的半导体器件的制造方法，其中在去除所述第一杂质层的表面部分的半导体衬底时，离子注入所述第一杂质时推入所述半导体衬底中的所述第一保护膜的构成原子被去除。
全文摘要
本发明公开一种半导体器件的制造方法。该制造方法包括如下步骤。在半导体衬底上形成保护膜。穿过所述保护膜在所述半导体衬底中注入杂质离子。激活所述杂质以形成杂质层。在形成所述杂质层之后去除所述保护膜。在去除所述保护膜之后去除杂质层表面部分的半导体衬底。在去除杂质层表面部分的半导体衬底之后，于所述半导体衬底之上外延生长半导体层。本发明能够提供高性能及高可靠性的半导体器件。
文档编号H01L29/10GK102446855SQ20111026444
公开日2012年5月9日 申请日期2011年8月31日 优先权日2010年9月30日
发明者三宅利纪, 冈部坚一, 森年史, 江间泰示 申请人:富士通半导体股份有限公司