专利名称：半导体器件及制造半导体器件的方法
技术领域：
本发明于此公开的实施例涉及一种半导体器件及一种制造半导体器件的方法。
背景技术：
随着半导体器件的小型化与高集成化，因沟道杂质的统计波动(statistical fluctuation)而引起的晶体管的阈值电压的波动变得非常显著。阈值电压是决定晶体管性能的重要参数之一，为了制造高性能及高可靠性的半导体器件，降低因杂质的统计波动而引起的阈值电压的波动是很重要的。作为降低因统计波动而引起的阈值电压波动的一种技术，在具有陡峭的(ste印) 杂质浓度分布的高掺杂沟道杂质层上形成非掺杂外延硅层的技术被提出。下述是相关实例U.S.专利 No. 6，482，714 ;U. S.专利公布 No. 2009/0108350 ； A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0. 1- μ m MOSFET' s with Epitaxial and δ -doped Channels，，，IEEE Transactions on Electron Devices, vol. 46, No. 8. p. 1718,1999 ；Woo-Hyeong Lee,"M0S Device Structure Development for ULSI :Low Power/High Speed Operation，，，Microelectron. Reliab.，Vol. 37，No. 9，pp. 1309-1314，1997 ；以及 A. Hokazono 等人，‘Ste印 Channel Profiles in n/pMOS Controlled by Boron-Doped Si :C Layers for Continual Bulk-CMOS Scaling”， IEDM09-673。用于在半导体器件制造过程中结合上述提到的技术的方法还没有具体地提出来。 尤其是，由于在制造过程中采用上述技术而将会发生的新的问题以及这些问题的解决手段还没有被具体地研究。
发明内容
因此，在实施例的一个方案中本发明的目的在于提供一种半导体器件及一种制造半导体器件的方法，其能够通过价格低廉的工艺过程实现高性能及高可靠性。根据实施例的一个方案，提供了一种制造半导体器件的方法，其包括如下步骤在半导体衬底的第一区域和第二区域中离子注入第一导电类型的第一杂质；激活 (activate)所述第一杂质，以在所述第一区域和所述第二区域中形成第一杂质层；在形成有所述第一杂质层的所述半导体衬底上方外延生长半导体层；在所述半导体层上方形成暴露出所述第一区域且覆盖所述第二区域的掩模；利用所述掩模，部分地除去所述第一区域中的所述半导体层；在所述掩模被除去之后，在所述半导体层上方形成第一栅极绝缘膜； 以及在所述第一区域中的所述第一栅极绝缘膜上方形成第一栅极电极，并且在所述第二区域中的所述第一栅极绝缘膜上方形成第二栅极电极。根据实施例的另一个方案，提供了一种半导体器件，其包括第一晶体管及第二晶体管，所述第一晶体管包括第一导电类型的第一杂质层，形成在半导体衬底的第一区域中；第一外延半导体层，形成在所述第一杂质层上方；第一栅极绝缘膜，形成在所述第一外延半导体层上方；第一栅极电极，形成在所述第一栅极绝缘膜上方；以及第二导电类型的第一源极区/漏极区，形成在所述第一区域内的所述第一外延半导体层中和所述半导体衬底中；以及所述第二晶体管包括第一导电类型的第二杂质层，形成在所述半导体衬底的第二区域中；第二外延半导体层，形成在所述第二杂质层上方，并且比所述第一外延半导体层薄；第二栅极绝缘膜，形成在所述第二外延半导体层上方；第二栅极电极，形成在所述第二栅极绝缘膜上方；以及第二导电类型的第二源极区/漏极区，形成在所述第二区域内的所述第二外延半导体层中和所述半导体衬底中。
图1和图2是示出根据一实施例的半导体器件的结构的概略剖视图；图3至图20是示出根据该实施例的半导体器件的制造方法的剖视图；图21A至图21D是示出根据第一参考实例的半导体器件的制造方法的剖视图；图22A至图22B、图23A至图2!3B和图24A至图24B是示出根据第二参考实例的半导体器件的制造方法的剖视图；以及图25A至图25B、图^A至图^B、图27A至图27B、图^A至图^B、图^A至图 29B和图30是示出根据第三参考实例的半导体器件的制造方法的剖视图。
具体实施例方式[实施例]将参照图1至图20来描述根据一实施例的半导体器件及制造半导体器件的方法。图1和图2是示出根据本实施例的半导体器件的结构的概略剖视图。图3-图20 是示出根据本实施例的半导体器件的制造方法的剖视图。首先，将参照图1与图2来描述根据本实施例的半导体器件的结构。在硅衬底10上方，形成低阈值电压/低压NMOS晶体管(LVt LV NM0S)和低阈值电压/低压PMOS晶体管(LVt LV PMOQ。这些低阈值电压/低压晶体管是具有运行于低压的低阈值电压的晶体管，并且用于需要高速运行的电路单元中。在硅衬底10上方，形成高阈值电压/低压NMOS晶体管(HVt LV NM0S)和高阈值电压/低压PMOS晶体管(HVt LV PM0S)。这些高阈值电压/低压晶体管是具有运行于低压的高阈值电压的晶体管，并且用于需要较低漏电流的电路单元中。在硅衬底10上方，形成高压NMOS晶体管(HV NM0S)和高压PMOS晶体管(HV PM0S)。这些高压晶体管用于施加高压的电路单元中(如3.3VI/0)。高阈值电压/低压匪OS晶体管(HVt LV匪OS)在硅衬底10的高阈值电压/低压 NMOS晶体管形成区域16H内形成。在高阈值电压/低压NMOS晶体管形成区域16H内的硅衬底10中，形成ρ阱20和 P型高掺杂杂质层22。在P型高掺杂杂质层22上方，形成在硅衬底10上外延生长的硅层 48。在硅层48上方，形成栅极绝缘膜64a。在栅极绝缘膜6 上方，形成栅极电极66。在栅极电极66两侧的硅层48和硅衬底10中，形成源极区/漏极区78。因而，形成了高阈值电压/低压匪OS晶体管(HVt LV匪OS)。低阈值电压/低压匪OS晶体管(LVt LV匪OS)在硅衬底10的低阈值电压/低压NMOS晶体管形成区域16L内形成。在低阈值电压/低压NMOS晶体管形成区域16L内的硅衬底10中，形成ρ阱20和 P型高掺杂杂质层22。在P型高掺杂杂质层22上方，形成在硅衬底10上外延生长的硅层 48。在硅层48上方，形成栅极绝缘膜64a。在栅极绝缘膜6 上方，形成栅极电极66。在栅极电极66两侧的硅层48和硅衬底10中，形成源极区/漏极区78。因而，形成了低阈值电压/低压匪OS晶体管(LVt LV匪OS)。高阈值电压/低压NMOS晶体管形成区域16H和低阈值电压/低压NMOS晶体管形成区域16L内的ρ阱20和ρ型高掺杂杂质层22是同时形成的并且具有相同的杂质浓度分布。高阈值电压/低压匪OS晶体管(HVt LV匪OS)和低阈值电压/低压匪OS晶体管 (LVt LV NM0S)的阈值电压通过硅层48的膜厚度之差来调节。也就是说，在高阈值电压/ 低压NMOS晶体管形成区域16H内形成的硅层48的膜厚度比在低阈值电压/低压NMOS晶体管形成区域16L内形成的硅层48的膜厚度薄。因而，高阈值电压/低压NMOS晶体管(HVt LV NM0S)的阈值电压比低阈值电压/低压NMOS晶体管(LVt LV NM0S)的阈值电压高。低阈值电压/低压PMOS晶体管(LVt LV PM0S)在硅衬底10的低阈值电压/低压 PMOS晶体管形成区域ML内形成。在低阈值电压/低压PMOS晶体管形成区域ML内的硅衬底10中，形成η阱观和 η型高掺杂杂质层30。在η型高掺杂杂质层30上方，形成在硅衬底10上外延生长的硅层 48。在硅层48上方，形成栅极绝缘膜64a。在栅极绝缘膜6 上方，形成栅极电极66。在栅极电极66两侧的硅层48和硅衬底10中，形成源极区/漏极区80。因而，形成了低阈值电压/低压PMOS晶体管(LVt LV PM0S)。高阈值电压/低压PMOS晶体管(HVt LV PM0S)在硅衬底10的高阈值电压/低压 PMOS晶体管形成区域MH内形成。在高阈值电压/低压PMOS晶体管(HVt LV PM0S)形成区域24H的硅衬底10中， 形成η阱观和η型高掺杂杂质层30。在η型高掺杂杂质层30上方，形成在硅衬底10上外延生长的硅层48。在硅层48上方，形成栅极绝缘膜64a。在栅极绝缘膜6 上方，形成栅极电极66。在栅极电极66两侧的硅层48和硅衬底10中，形成源极区/漏极区80。因而， 形成了高阈值电压/低压PMOS晶体管(HVt LV PM0S)。这里，在高阈值电压/低压PMOS晶体管形成区域24H和低阈值电压/低压PMOS 晶体管形成区域ML内形成的η阱观和η型高掺杂杂质层30是同时形成的并且具有相同的杂质浓度分布。高阈值电压/低压PMOS晶体管(HVt LV PM0S)和低阈值电压/低压PMOS晶体管 (LVt LV PM0S)的阈值电压通过硅层48的膜厚度之差来调节。也就是说，在高阈值电压/低压PMOS晶体管(HVt LV PM0S)形成区域MH内形成的硅层48的厚度比在低阈值电压/低压PMOS晶体管(LVt Lv PM0S)内形成的硅层48的厚度小。因而，高阈值电压/低压PMOS 晶体管(HVt LV PM0S)的阈值电压比低阈值电压/低压PMOS晶体管(LVt LV PM0S)的阈值电压高。高压匪OS晶体管(HV匪OS)在硅衬底10的高压匪OS晶体管形成区域32中形成。在高压NMOS晶体管形成区域32内的硅衬底10中，形成ρ阱36和ρ型杂质层38。为了改善结击穿电压，P型杂质层38相比于低压NMOS晶体管的ρ型高掺杂杂质层22具有低浓度与平缓的杂质分布。在P型杂质层38上方，形成在硅衬底10上外延生长的硅层48。 在硅层48上方，形成比低压晶体管的栅极绝缘膜6 厚的栅极绝缘膜60a。在栅极绝缘膜 60a上方，形成栅极电极66。在栅极电极66两侧的硅层48和硅衬底10中，形成源极区/ 漏极区78。因而，形成了高压NMOS晶体管(HV NM0S)。高压PMOS (HV PM0S)晶体管在硅衬底10的高压PMOS晶体管形成区域40中形成。在高压PMOS晶体管形成区域40内的硅衬底10中，形成η阱44和η型杂质层46。 为了提高结击穿电压，η型杂质层46相比于低压PMOS晶体管的η型高掺杂杂质层30具有低浓度与平缓的杂质分布。在η型杂质层46上方，形成在硅衬底10上外延生长的硅层48。 在硅层48上方，形成比低压晶体管的栅极绝缘膜6 厚的栅极绝缘膜60a。在栅极绝缘膜 60a上方，形成栅极电极66。在栅极电极66两侧的硅层48和硅衬底10中，形成源极区/ 漏极区80。因而，形成了高压PMOS晶体管(HV PM0S)。在各晶体管的栅极电极66和源极区/漏极区78、80上方，形成金属硅化物膜84。在上面形成有六种晶体管的硅衬底10上方，形成层间绝缘膜86。在层间绝缘膜 86中，埋置连接至各晶体管的接触塞88。互连90被连接至接触塞88。如上所述，根据本实施例的半导体器件包括四种低压晶体管和两种高压晶体管。如图2所示，四种低压晶体管均包括沟道区域106，具有陡峭的杂质浓度分布的高掺杂杂质层108，以及在高掺杂杂质层108上外延生长的非掺杂硅层110。这种晶体管结构对于抑制因杂质的统计波动而引起的晶体管的阈值电压波动是很有效的。如上所述，高阈值电压/低压NMOS晶体管(HVt LV NM0S)和低阈值电压/低压 NMOS晶体管(LVt LV NM0S)的阈值电压通过硅层48的膜厚度之差来调节。因此，没有必要区分高阈值电压/低压NMOS晶体管(HVt LV W0S)和低阈值电压/低压匪OS晶体管(LVt LV NM0S)之间的沟道区域的杂质分布图(impurity profile)，这样可以简化制造过程。类似地，高阈值电压/低压PMOS晶体管(HVt LV PM0S)和低阈值电压/低压PMOS 晶体管(LVt LV PM0S)的阈值电压也通过硅层48的膜厚度之差来调节。因此，没有必要区分高阈值电压/低压PMOS晶体管(HVt LV PM0S)和低阈值电压/低压PMOS晶体管(LVt LV PM0S)之间的沟道区域的杂质分布图，这样可以简化制造过程。使得NMOS晶体管与PMOS晶体管之间的高阈值电压晶体管的硅层48和低阈值电压晶体管的硅层48的各个厚度彼此相等可进一步简化制造过程。因而，可降低制造成本。接着，将参照图3至图20来描述根据本实施例的半导体器件的制造方法。首先，通过光微影(photolithography)和蚀刻，将要用作用于掩模对准的标记 (mark)的沟槽12被形成在硅衬底10的、除将要形成产品的区域外的区域中(如划线区)。在根据本实施例的半导体器件的制造方法中，在形成器件隔离绝缘膜58之前，形成阱和沟道杂质层。在形成器件隔离绝缘膜58之前所进行的微影(lithography)过程中 (如用于形成阱和沟道杂质层的微影过程)，沟槽12用作用于掩模对准的标记。阱和沟道杂质层在形成器件隔离绝缘膜58之前形成，以抑制在除去氧化硅膜14、 52、60(参照后述第一参考实例和第二参考实例)时隔离绝缘膜58的膜厚度减少。接着，在硅衬底10的整个表面上方，通过如热氧化法形成氧化硅膜14作为硅衬底 10的表面的保护膜(图3)。
接着，通过光微影，形成暴露出低压NMOS晶体管形成区域16并且覆盖其余区域的光致抗蚀剂膜18。为了进行光微影的对准，沟槽12用作对准标记。接着，采用光致抗蚀剂膜18作为掩模而进行离子注入，以在低压NMOS晶体管形成区域16内形成ρ阱20和ρ型高掺杂杂质层22 (图4)。ρ阱20是在150keV加速能量与7. 5 X IO12CnT2剂量的条件下如通过分别沿与衬底的法线方向相倾斜的四个方向注入硼离子(B+)而形成的。ρ型高掺杂杂质层22是分别通过如在50keV加速能量与5X IO14CnT2的条件下注入锗离子(Ge+)，在3keV加速能量与 3 X IO14CnT2的条件下注入碳离子(C+)，以及在2keV加速能量与3 X IO13CnT2的条件下注入硼离子(B+)而形成的。锗用来使硅衬底10非结晶从而防止硼离子的沟道效应，并且使硅衬底10非结晶以增加在晶格点处定位碳的概率。位于晶格点处的碳用来抑制硼的扩散。有鉴于此，优选地，在碳与硼之前离子注入锗，并且ρ阱20在ρ型高掺杂杂质层22之前形成。接着，通过如灰化法，光致抗蚀剂膜18被除去。然后，通过光微影，形成暴露出低压PMOS晶体管形成区域M并且覆盖其余区域的光致抗蚀剂膜26。为了进行光微影的对准，沟槽12用作对准标记。接着，采用光致抗蚀剂膜沈作为掩模，进行离子注入，以在硅衬底10的低压PMOS 晶体管形成区域M内形成η阱观和η型高掺杂杂质层30 (图5)。η阱观是通过如分别沿与衬底的法线方向相倾斜的四个方向在360keV加速能量与7. 5 X IO12CnT2剂量的条件下注入磷离子(P+)以及在SOkeV加速能量与6 X 1012cm_2剂量的条件下注入砷离子(As+)而形成的。η型高掺杂杂质层30是通过如在他eV加速能量与2 X IO13CnT2剂量的条件下注入砷离子，或者在20keV-50keV加速能量(如20keV)与 0. 5X IO1W2^-OXIOiW剂量(如1. 5X IO1W)的条件下注入锑离子(Sb+)而形成的。接着，通过如灰化法，光致抗蚀剂膜26被除去。在根据本实施例的半导体器件的制造方法中，高阈值电压/低压NMOS晶体管(HVt LV匪OS)和低阈值电压/低压匪OS晶体管(LVt LV匪OS)的ρ阱20和ρ型高掺杂杂质层22是同时形成的。高阈值电压/低压PMOS晶体管(HVt LV PM0S)和低阈值电压/低压 PMOS晶体管(LVt LV PM0S)的η阱观和η型高掺杂杂质层30是同时形成的。因而，用于将离子注入到四个低压晶体管的沟道区域的微影步骤是两步。另一方面，当高阈值电压/低压匪OS晶体管(HVt LV匪OS)和低阈值电压/低压 NMOS晶体管(LVt LV NM0S)通过改变ρ阱20和ρ型高掺杂杂质层22的浓度或者分布而分别形成时，所需的微影步骤至少为两步。类似地，当高阈值电压/低压PMOS晶体管(HVt LV PM0S)和低阈值电压/低压PMOS晶体管(LVt LV PM0S)通过改变η阱观和η型高掺杂杂质层30的浓度或者分布而分别形成时，所需的微影步骤至少为两步。用于将离子注入到四个低压晶体管的沟道区域所需的微影步骤至少为四步。因而，根据本实施例的半导体器件的制造方法，在用于四个低压晶体管的沟道离子注入的过程中，微影步骤可以减少至少两步(参照后述第三参考实例)。然后，通过光微影，形成暴露出高压NMOS晶体管形成区域32并且覆盖其余区域的光致抗蚀剂膜34。为了进行光微影的对准，沟槽12用作对准标记。接着，采用光致抗蚀剂膜34作为掩模，进行离子注入，以在硅衬底10的高压NMOS 晶体管形成区域32内形成ρ阱36和ρ型杂质层38 (图6)。
ρ阱36是在150keV加速能量与7. 5 X IO12CnT2剂量的条件下如通过分别沿与衬底的法线方向相倾斜的四个方向注入硼离子而形成的。P型杂质层38是如通过在^ceV加速能量与5 X IO12CnT2的条件下注入硼离子而形成的。在高压运行的NMOS晶体管中，鉴于使沟道区域的杂质浓度分布平缓从而改善结击穿电压和热载流子抗扰度的考虑，既不离子注入碳也不离子注入锗。接着，通过如灰化法，光致抗蚀剂膜34被除去。接着，通过光微影，形成暴露出高压PMOS晶体管形成区域40并且覆盖其余区域的光致抗蚀剂膜42。为了进行光微影的对准，沟槽12用作对准标记。接着，采用光致抗蚀剂膜42作为掩模，进行离子注入，以在硅衬底10的高压PMOS 晶体管形成区域40内形成η阱44和η型杂质层46 (图7)。η阱44是在360keV加速能量与7. 5X IO12CnT2剂量下如通过分别沿与衬底的法线方向相倾斜的四个方向注入磷离子而形成的。η型杂质层46是在^eV加速能量与 5Χ IO12CnT2剂量下如通过注入磷离子而形成的。在高压运行的PMOS晶体管中，鉴于使沟道区域的杂质浓度分布平缓从而改善结击穿电压和热载流子抗扰度的考虑，离子注入磷以替代砷或者锑。接着，通过如灰化法，光致抗蚀剂膜42被除去。接着，在惰性环境气氛下进行热处理，以恢复在激活所注入的杂质时被引入硅衬底10中的离子注入损失。例如，在氮气环境气氛下，进行600°C、150秒与1000°C、0秒(其中 0秒表示为尖峰退火(spike anneal)的短时间热处理，例如可参见0-7803-8478-4/042004 IEEE, pp. 85-88, J. C. Hooker φ A PJf ^ 白勺 “Work Function Stability of thermal ALD Ta(Si)N Gate Electrodes on HfO2",以及 97-4244-5640-6/09 2009 IEEE, pp. 17. 3. 1-17. 3. 4, Satoshi Kamiyama 等人所著的“Vth Fluctuation Suppression and High Performance of HfSiON/Metal Gate Stacks by Controlling Capping-Y2O3 Layers for 22nm BulkDevices")两个阶段的热处理。此时，与其中只有硼被注入的ρ型杂质层38相比，其中锗和碳连同硼一起被注入的P型高掺杂杂质层22能够抑制硼的扩散。因而，在保持P型高掺杂杂质层22的陡峭分布的同时，P型杂质层38的杂质可被广泛地分布。η型高掺杂杂质层30由扩散常数比在η型杂质层46中注入的磷小的砷或者锑形成，由此，在保持η型高掺杂杂质层30的陡峭分布的同时，η型杂质层46的杂质可被广泛地(broad)分布。然后，通过湿蚀刻，如氢氟酸水溶液，氧化硅膜14被除去。此时，器件隔离绝缘膜 58还没有在硅衬底上形成，所以因氧化硅膜14的蚀刻而引起的器件隔离绝缘膜58的膜厚度的减小不会发生。然后，通过采用如TMAH(四甲基氢氧化铵)的湿蚀刻，硅衬底10的表面被蚀刻大约 3nm0接着，通过如CVD法，在硅衬底10的表面上生长如40nm-厚度的非掺杂硅层48 (图 8)。接着，通过光微影，形成覆盖低阈值电压/低压NMOS晶体管形成区域16L与低阈值电压/低压PMOS晶体管形成区域24L并且暴露出其余区域的光致抗蚀剂膜50。为了进行光微影的对准，沟槽12用作对准标记。然后，通过采用如TMAH或者氢氟酸-硝酸溶液(HF/HN03/H20)并采用光致抗蚀剂膜50作为掩模的湿蚀刻，位于没有被光致抗蚀剂膜50覆盖的区域中的硅层48被蚀刻大约 IOnm (图 9)。因而，高阈值电压/低压匪OS晶体管形成区域16H、高阈值电压/低压PMOS晶体管形成区域MH、高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40中的硅层 48的膜厚度变为30nm。没有被蚀刻的低阈值电压/低压NMOS晶体管形成区域16L与低阈值电压/低压PMOS晶体管形成区域24L中的硅层48的膜厚度变为40nm。为了形成两种膜厚度的硅层48，添加了一步微影。但是，如上所述，沟道离子注入步骤中的微影步骤可以减少两步，结果，微影步骤减少了一步。硅层48被蚀刻以区分高阈值电压晶体管和低阈值电压晶体管之间的阈值电压。 优选地，各区域中的硅层48的膜厚度对应于各晶体管需要的阈值电压值而被适当地设置。在本实施例中，高阈值电压/低压NMOS晶体管形成区域16H、高阈值电压/低压 PMOS晶体管形成区域MH、高压NMOS晶体管形成区域32以及高压PMOS晶体管形成区域40 中的硅层48是相同的，但是可以不必要一定相同。优选地，各区域的硅层48具有对应于各晶体管所需的阈值电压、特性等或者简化步骤所需而被适当地选择的膜厚度。然后，通过如灰化法，光致抗蚀剂膜50被除去。接着，通过如ISSG (原位水汽生成h-Situ Steam Generation)法，在减压情况下对硅层48的表面进行湿氧化，以形成如3nm厚度的氧化硅膜52。作为处理条件，例如，温度被设置在810°C，并且处理时间周期被设置在20秒。然后，在氧化硅膜52上方，通过如LPCVD法沉积如90nm厚度的氮化硅膜54。作为处理条件，例如，温度被设置在700°C，并且处理时间周期被设置在150分钟。接着，通过光微影和干蚀刻，对氮化硅膜M、氧化硅膜52、硅层48和硅衬底10进行各向异性蚀刻，以在器件隔离区域中形成器件隔离沟槽56，该器件隔离区域包含各晶体管形成区域之间的区域(图10)。为了进行光微影的对准，沟槽12用作对准标记。接着，通过如ISSG法，在减压的情况下对硅层48和硅衬底10的表面进行湿氧化， 以在器件隔离沟槽56的内壁上形成如2nm厚度的氧化硅膜作为衬膜(liner film)。作为处理条件，例如，温度被设置在810°C，并且处理时间周期被设置在12秒。接着，通过如高密度等离子体CVD法，沉积如500nm厚度的氧化硅膜，以通过该氧化硅膜来填充器件隔离沟槽56。接着，通过如CMP法，除去在氮化硅膜M上方的氧化硅膜。因而，通过所谓的 STI (浅沟槽隔离)法，形成器件隔离绝缘膜58，所述器件隔离绝缘膜58为被埋置在器件隔离沟槽56中的氧化硅膜(图11)。接着，通过如采用氢氟酸水溶液并采用氮化硅膜M作为掩模的湿蚀刻，器件隔离绝缘膜58被蚀刻如大约30nm。这种蚀刻用于将全部晶体管的硅层48的表面和器件隔离绝缘膜58的表面调节至位于实质上(substantially)相同的高度上。接着，通过如采用热磷酸的湿蚀刻，氮化硅膜M被除去(图12)。接着，通过如采用氢氟酸水溶液的湿蚀刻，氧化硅膜52被除去。此时，器件隔离绝缘膜58决不会被过蚀刻，因为在器件隔离绝缘膜58中没有注入用于沟道离子注入的杂质。
接着，通过热氧化法，形成如7nm厚度的氧化硅膜60。作为处理条件，例如，温度被设置在750°C，并且处理时间周期被设置在52分钟。接着，通过光微影，形成覆盖高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40并且暴露出其余区域的光致抗蚀剂膜62。然后，通过如采用氢氟酸水溶液并采用光致抗蚀剂膜62作为掩模的湿蚀刻，氧化硅膜60被蚀刻。因而，低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M中的氧化硅膜60被除去(图13)。此时，器件隔离绝缘膜58决不会被过蚀刻，因为在器件隔离绝缘膜58中没有注入用于沟道离子注入的杂质。然后，通过如灰化法，光致抗蚀剂膜62被除去。然后，通过热氧化法，形成如2nm厚度的氧化硅膜64。作为处理条件，例如，温度被设置在810°C，并且处理时间周期被设置在8秒。接着，在NO气氛下进行如870°C、13秒的热处理，以将氮引入到氧化硅膜60、64中。因而，氧化硅膜60的栅极绝缘膜60a在高压NMOS晶体管形成区域32和高压PMOS 晶体管形成区域40中形成。在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域 24中，形成比氧化硅膜60薄的氧化硅膜64的栅极绝缘膜64a(图14)。然后，在整个表面上方，通过如LPCVD法沉积如IOOnm厚度的非掺杂多晶硅膜。作为处理条件，例如，温度被设置在605°C。接着，通过光微影和干蚀刻，多晶硅膜被图案化，以在各晶体管形成区域中形成栅极电极66 (图15)。接着，通过光微影和离子注入，采用栅极电极66作为掩模在高压NMOS晶体管形成区域32中选择性地注入η型杂质离子，以形成将要作为LDD区的η型杂质层68。η型杂质层68是在加速能量与2X IO13CnT2剂量的条件下通过注入如磷离子而形成的。接着，通过光微影和离子注入，采用栅极电极66作为掩模在高压PMOS晶体管形成区域40中选择性地注入ρ型杂质离子，以形成将要作为LDD区的ρ型杂质层70 (图16)。ρ 型杂质层70是在IOkeV加速能量与2 X IO13CnT2剂量的条件下通过注入如硼离子而形成的。接着，通过光微影和离子注入，采用栅极电极66作为掩模在低压NMOS晶体管形成区域16中选择性地注入η型杂质离子，以形成将要作为延伸区的η型杂质层72。η型杂质层72是在^eV加速能量与2Χ IO14CnT2剂量下通过注入如砷离子而形成的。然后，通过光微影和离子注入，采用栅极电极66作为掩模在低压PMOS晶体管形成区域M中选择性地注入ρ型杂质离子，以形成将要作为延伸区的P型杂质层74(图17)。 P型杂质层74是在0. 6keV加速能量与7 X IO14CnT2剂量的条件下通过注入如硼离子而形成的。然后，在整个表面上方，通过如CVD法沉积如SOnm厚度的氧化硅膜。作为处理条件，例如，温度被设置在520°C。接着，对在整个表面上方所沉积的氧化硅膜进行各向异性蚀刻，以将其选择性地留在栅极电极66的侧壁上。因而，形成硅氧化物的侧壁间隔件76 (图18)。接着，通过光微影和离子注入，采用栅极电极66和侧壁间隔件76作为掩模，在低压NMOS晶体管形成区域16和高压匪OS晶体管形成区域32中选择性地进行离子注入。因而，形成将要作为源极区/漏极区的η型杂质层78，并且将η型杂质掺杂至NMOS晶体管的栅极电极66。作为用于离子注入的条件，例如，在^eV加速能量与1. 2X IO16CnT2剂量下对磷离子进行离子注入。接着，通过光微影和离子注入，采用栅极电极66和侧壁间隔件76作为掩模，在低压PMOS晶体管形成区域M和高压PMOS晶体管形成区域40中选择性地进行离子注入。因而，形成将要作为源极区/漏极区的P型杂质层80，并且将ρ型杂质掺杂至PMOS晶体管的栅极电极66。作为用于离子注入的条件，例如，在4keV加速能量与6 X IO15CnT2剂量下对磷离子进行离子注入。接着，在惰性环境气氛下进行如1025°C、0秒的快速热处理，以激活所注入的杂质并且在栅极电极66中使这些杂质扩散。1025°C、0秒的热处理足以使杂质扩散到栅极电极 66与栅极绝缘膜之间的界面。低压NMOS晶体管的沟道部分通过抑制硼扩散的碳可保持陡峭的杂质分布，低压 PMOS晶体管的沟道部分通过砷或锑的缓慢扩散可保持陡峭的杂质分布。另一方面，其中没有注入碳的高压NMOS晶体管的沟道部分，扩散没有被抑制；而高压PMOS晶体管的沟道部分 (其中磷的扩散常数比砷和锑大)可具有平缓的杂质分布。这样，在硅衬底10上完成了 6种晶体管。也就是说，在高阈值电压/低压NMOS晶体管形成区域16H内，高阈值电压/低压NMOS晶体管(HVt LV NM0S)形成了。在低阈值电压/低压匪OS晶体管形成区域16L内，低阈值电压/低压匪OS晶体管(LVt LV匪OS)形成了。在低阈值电压/低压PMOS晶体管形成区域ML内，低阈值电压/低压PMOS晶体管 (LVt LV PM0S)形成了。在高阈值电压/低压PMOS晶体管形成区域MH内，高阈值电压/ 低压PMOS晶体管(HVt LV PM0S)形成了。在高压NMOS晶体管形成区域中，高压NMOS晶体管(HV NM0S)形成了。在高压PMOS晶体管形成区域中，高压PMOS晶体管(HV PM0S)形成了(图 1 。然后，通过自对准多晶硅化物(salicide)(自对准硅化物)工艺，在栅极电极电极 66、η型杂质层78以及ρ型杂质层80上形成钴硅化物膜。接着，在整个表面上方，通过如CVD法沉积如50nm厚度的氮化硅膜，以形成氮化硅膜作为蚀刻停止膜。接着，在氮化硅膜上方，通过高密度等离子体CVD法沉积如500nm厚度的氧化硅膜。因而，形成氮化硅膜和氧化硅膜的层膜的层间绝缘膜86。接着，通过如CMP对层间绝缘膜86的表面进行抛光以进行平坦化。然后，形成被埋置在层间绝缘膜86中的接触塞88、连接至接触塞88的互连90等等；进而完成了半导体器件(图20)。如上所述，根据本实施例，在沟道区域中包括外延半导体层的晶体管的阈值电压通过该外延半导体层的膜厚度来控制，由此在不改变沟道杂质层的分布图的情况下，可形成阈值电压不同的晶体管。因而，可减少用于形成不同的沟道杂质层的光微影的步骤数目， 进而可抑制制造成本。器件隔离绝缘膜在形成阱和沟道杂质层之后形成，由此减少了在器件隔离绝缘膜中高浓度沟道杂质的引入，并且可以彻底抑制在蚀刻步骤中器件隔离绝缘膜的膜厚度的减小。因而，改善了衬底表面的平面度，并且可防止寄生晶体管沟道的生成。可实现高可靠性与高性能的半导体器件。[第一参考实例]将参照图21来描述根据第一实施例的半导体器件的制造方法。本参考实例与根据图1至图20所示的实施例的半导体器件及其制造方法相同的构件由相同的附图标记来表示，而不再重复，或者用于简化说明书。图21A-图21D是剖视图，示出根据本参考实例的半导体器件的制造方法。在本参考实例中，将描述在器件隔离绝缘膜58形成之后在ρ型高掺杂杂质层22、 η型高掺杂杂质层30等中进行沟道离子注入的过程。首先，在硅衬底10中，通过STI法形成器件隔离绝缘膜58。接着，在器件隔离绝缘膜58所限定的有源区上方，形成氧化硅膜14作为保护氧化物膜(图21Α)。接着，通过光微影和离子注入，在低压NMOS晶体管形成区域16内形成ρ型高掺杂杂质层22。接着，通过光微影和离子注入，在低压PMOS晶体管形成区域对内形成η型高掺杂杂质层30。接着，进行热处理以恢复离子注入损失并且激活所注入的杂质。接着，通过采用氢氟酸水溶液的湿蚀刻，氧化硅膜14被除去，以在有源区中暴露出硅衬底10 (图21C)。此时，在器件隔离绝缘膜58中，高浓度的杂质通过用于形成ρ型高掺杂杂质层22 和η型高掺杂杂质层30的离子注入而被引入，由此加速了器件隔离绝缘膜58的蚀刻。尤其是，当为了获得陡峭的杂质分布图等而将砷注入以形成η型杂质层30时，低压PMOS晶体管形成区域M内蚀刻率的增加是显著的。因此，在蚀刻氧化硅膜14的过程中，器件隔离绝缘膜58被过蚀刻，进而有源区的侧表面被暴露出来。接着，在硅衬底10上方，外延生长非掺杂硅层48 (图21D)。此时，硅层48的生长从有源区的表面和侧表面开始，并且在沿着不同的平面取向所生长的硅层相遇的部分处， 即在器件隔离绝缘膜58的边缘中，引入结晶缺陷。被引入硅层48中的结晶缺陷对诸如漏电流增加等特性的影响很大，因而不是优选的(unpreferable)。器件隔离绝缘膜58的膜厚度减小也发生在后面的蚀刻工艺中，并且器件隔离绝缘膜58的膜减小降低了衬底表面的平面度，这在后续步骤的工艺中常常引起不便。[第二参考实例]将参照图22A至图24B来描述根据第二实施例的制造半导体器件的方法。本参考实例与根据图1至图20所示的实施例的半导体器件及其制造方法相同的构件由相同的附图标记来表示，而不再重复，或者用于简化说明书。图22A-图24B是剖视图，示出根据本参考实例的半导体器件的制造方法。在本参考实例中，制造包括低压晶体管和高压晶体管的半导体器件的方法是通过与第一参考实例相同的过程来制造的。
首先，在硅衬底10中，通过STI法形成器件隔离绝缘膜58。接着，在器件隔离绝缘膜58所限定的有源区上方，形成氧化硅膜14作为保护氧化物膜(图22A)。接着，通过光微影和离子注入，在低压NMOS晶体管形成区域16内形成ρ型高掺杂杂质层22。接着，通过光微影和离子注入，在低压PMOS晶体管形成区域M内形成η型高掺杂杂质层30。接着，通过光微影和离子注入，在高压NMOS晶体管形成区域32内形成ρ型杂质层 38。接着，通过光微影和离子注入，在高压PMOS晶体管形成区域40内形成η型杂质层 46 (图 22Β)。接着，进行热处理以恢复离子注入损失(damage)并且激活所注入的杂质。接着，通过采用氢氟酸水溶液的湿蚀刻，氧化硅膜14被除去，以在有源区中暴露出硅衬底10。此时，如第一参考实例所述，在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M中，器件隔离绝缘膜58被过蚀刻，并且有源区的侧表面被暴露出来。ρ型杂质层38和η型杂质层46的杂质浓度相比于ρ型高掺杂杂质层22和η型高掺杂杂质层30的杂质浓度低1个数位(Iplace)。因此，高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40中的器件隔离绝缘膜58的蚀刻量相对较小。接着，在硅衬底10上方，外延生长非掺杂硅层48 (图23Α)。此时，硅层48的生长从有源区的表面和侧表面开始，并且在沿着不同的平面取向所生长的硅层相遇的部分处， 即在器件隔离绝缘膜58的边缘中，引入结晶缺陷。被引入硅层48中的结晶缺陷对诸如漏电流增加等晶体管的特性的影响很大，因而不是优选的。然后，在有源区上方，形成用于高压NMOS晶体管和高压PMOS晶体管的将要作为栅极绝缘膜60a的氧化硅膜60 (图23B)。接着，通过光微影和湿蚀刻，选择性地除去低压NMOS晶体管形成区域16和低压 PMOS晶体管形成区域M中的氧化硅膜60 (图24A)。此时，器件隔离绝缘膜58连同氧化硅膜60 —起被蚀刻，并且在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M中，硅层48的下表面在器件隔离绝缘膜58的端部处被暴露出来。接着，在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M的有源区上方，形成将要作为栅极绝缘膜64a的氧化硅膜64 (图MB)。然后，当栅极电极66形成在栅极绝缘膜6 上方时，在位于器件隔离绝缘膜58的边缘处的硅层48下方，形成寄生晶体管沟道，所述寄生晶体管沟道与栅极电极相对且在它们之间没有硅层48。当外延生长硅层48然后形成膜厚度不同的两种或更多种栅极绝缘膜时，这种寄生沟道是不可避免的。[第三参考实例]将参照图25A至图30来描述根据第三实施例的半导体器件的制造方法。本参考实例与根据图1至图20所示的实施例的半导体器件及其制造方法相同的构件由相同的附图标记来表示，而不再重复，或者用于简化说明书。图25A-图30是剖视图，示出根据本参考实例的半导体器件的制造方法。在本参考实例中，将描述在ρ型高掺杂杂质层22和η型高掺杂杂质层30形成之后形成器件隔离绝缘膜58的过程。首先，光微影和蚀刻，在硅衬底10的、除将要形成产品的区域外的区域中形成将要用作用于掩模对准的标记的沟槽12。接着，在硅衬底10的整个表面上方，形成氧化硅膜14作为用于硅衬底10的表面的保护膜(图25Α)。接着，通过光微影和离子注入，在低压NMOS晶体管形成区域16和高压NMOS晶体管形成区域32中形成ρ阱20和ρ型高掺杂杂质层22。接着，通过光微影和离子注入，在低压PMOS晶体管形成区域M和高压PMOS晶体管形成区域40中形成η阱观和η型高掺杂杂质层30 (图25Β)。在本参考实例中，ρ阱20和ρ型高掺杂杂质层22在低压NMOS晶体管形成区域16 和高压NMOS晶体管形成区域32中是同时形成的。在低压PMOS晶体管形成区域M和高压 PMOS晶体管形成区域40中，η阱观和ρ型高掺杂杂质层30被形成。当低压晶体管和高压晶体管需要不同的沟道杂质分布图时，为各晶体管多添加一个光微影步骤。接着，进行热处理以恢复离子注入损失并且激活所注入的杂质。接着，通过采用氢氟酸水溶液的湿蚀刻，氧化硅膜14被除去。然后，在硅衬底上方，外延生长非掺杂硅层48 (图2&Κ)。接着，通过STI法，在硅衬底10和硅层48中形成器件隔离绝缘膜58 (图^B)。接着，在有源区上方，形成将要作为高压NMOS晶体管和高压PMOS晶体管的栅极绝缘膜60a的氧化硅膜60 (图27A)。然后，通过光微影和湿蚀刻，选择性地除去低压NMOS晶体管形成区域16和低压 PMOS晶体管形成区域M中的氧化硅膜60 (图27B)。接着，在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M的有源区上方，形成将要作为栅极绝缘膜64a的氧化硅膜64 (图^A)。然后，在整个表面上方，形成多晶硅膜66a。接着，通过光微影和离子注入，η型杂质离子被注入到低压NMOS晶体管形成区域 16与高压NMOS晶体管形成区域32内的多晶硅膜66a中。ρ型杂质离子被注入到低压PMOS 晶体管形成区域M和高压PMOS晶体管形成区域40内的多晶硅膜66a中(图^B)。接着，多晶硅膜66a被图案化，以在各晶体管形成区域中形成栅极电极66。接着，通过光微影和离子注入，在低压NMOS晶体管形成区域16中形成将要作为延伸区的η型杂质层72。在低压PMOS晶体管形成区域M中，形成将要作为延伸区的ρ型杂质层74。在高压NMOS晶体管形成区域32中，形成将要作为LDD区的η型杂质层68。在高压PMOS晶体管形成区域40中，形成将要作为LDD区的ρ型杂质层70 (图^A)。接着，沉积氧化硅膜并且对其进行各向异性蚀刻，以在栅极电极66的侧壁上形成侧壁间隔件76 (图29Β)。
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接着，通过光微影和离子注入，在低压NMOS晶体管形成区域16和高压NMOS晶体管形成区域32内，形成将要作为源极区/漏极区的η型杂质层78。在低压PMOS晶体管形成区域M和高压PMOS晶体管形成区域40内，形成将要作为源极区/漏极区的ρ型杂质层 80 (图 30)。接着，进行热处理，以激活所注入的杂质。这样，在硅衬底10上方，就形成了低压匪OS晶体管、低压PMOS晶体管、高压匪OS 晶体管以及高压PMOS晶体管。在本参考实例中，作为低压晶体管，形成了一种NMOS晶体管和一种PMOS晶体管。然而，在很多实际产品中，对于NMOS晶体管和PMOS晶体管二者而言，在需要高速运行的电路单元中使用阈值电压低的低压晶体管，在需要低漏电流的电路单元中使用阈值电压高的低压晶体管。在本参考实例的工艺过程中，当进行沟道离子注入以形成低阈值电压/低压NMOS 晶体管、高阈值电压/低压NMOS晶体管、低阈值电压/低压PMOS晶体管以及高阈值电压/ 低压PMOS晶体管时，需要4次光微影步骤。为简化制造过程且减少产生的制造成本，期望通过尽可能少量的步骤来形成不同阈值电压的晶体管。[改进实施例]上述实施例可覆盖其它各种改进。例如，在上述实施例中，作为基底半导体衬底，使用硅衬底，但是基底半导体衬底可以不必要是块硅衬底。可以使用其它的半导体衬底，诸如SOI衬底等。在上述实施例中，作为外延半导体层，使用硅层，但是硅层不是必要的。替代硅层， 可以使用诸如SiGe层、SiC层等其它半导体层。在上述实施例中，作为高压晶体管，使用了高压NMOS晶体管和高压PMOS晶体管， 但是，可以设置阈值电压不同的多种高压晶体管，低压晶体管也一样。为此，高阈值电压/ 高压晶体管在外延半导体层的厚度较小的区域中形成，而低阈值电压/高压晶体管在外延半导体层的厚度较大的区域中形成，由此，低压晶体管也一样，多个不同阈值电压的高压晶体管可以通过为它们设置相同的沟道杂质注入而形成。但是，高阈值电压与低阈值电压间的阈值电压之差比低压晶体管的小。在上述实施例中，低压NMOS晶体管与高压NMOS晶体管的阱和低压PMOS晶体管与高压PMOS晶体管的阱分开形成，但是，如在第三参考实例中一样，低压晶体管的阱和高压晶体管的阱可以同时形成。在上述实施例中所描述的半导体器件的结构、构成材料、制造条件等是一个实例， 可以根据本领域技术人员的技术常识等对其进行适当的改变或改进。本文所述的所有实例和条件性语言都是用于教示目的，以帮助读者理解本发明和发明人贡献的用以促进技术进步的思想，同时本文所述的所有实例和条件性的语言应理解为不是对具体叙述的实例和条件的限制，对说明书中的实例的组织也不涉及对发明优劣的示出。虽然本发明的实施例已被详细描述，但可以理解的是，可对其做各种变化、替代和改变而不脱离本发明的精神和范围。
权利要求
1.一种制造半导体器件的方法，包括如下步骤在半导体衬底的第一区域和第二区域中离子注入第一导电类型的第一杂质； 激活所述第一杂质，以在所述第一区域和所述第二区域中形成第一杂质层； 在形成有所述第一杂质层的所述半导体衬底上方外延生长半导体层； 在所述半导体层上方形成暴露出所述第一区域且覆盖所述第二区域的掩模； 利用所述掩模，部分地除去所述第一区域中的所述半导体层； 在所述掩模被除去之后，在所述半导体层上方形成第一栅极绝缘膜；以及在所述第一区域中的所述第一栅极绝缘膜上方形成第一栅极电极，并且在所述第二区域中的所述第一栅极绝缘膜上方形成第二栅极电极。
2.根据权利要求1所述的制造半导体器件的方法，进一步包括如下步骤在生长所述半导体层之前，在所述半导体衬底的第三区域和第四区域中离子注入第二导电类型的第二杂质，其中，在形成所述第一杂质层的步骤中，所述第二杂质被进一步激活，以在所述第三区域和所述第四区域中形成第二杂质层，在形成所述掩模的步骤中，暴露出所述第一区域与所述第三区域且覆盖所述第二区域与所述第四区域的掩模被形成在所述半导体层上方，在部分地除去所述半导体层的步骤中，利用所述掩模，在所述第一区域与所述第三区域中的所述半导体层被部分地除去，以及在形成所述第一栅极电极与所述第二栅极电极的步骤中，在所述第三区域中的所述第一栅极绝缘膜上方进一步形成第三栅极电极，并且在所述第四区域中的所述第一栅极绝缘膜上方进一步形成第四栅极电极。
3.根据权利要求1所述的制造半导体器件的方法，进一步包括如下步骤在生长所述半导体层之前，在所述半导体衬底的第五区域中离子注入第一导电类型的第三杂质，其中，在形成所述第一杂质层的步骤中，所述第三杂质被进一步激活，以在所述第五区域中形成第三杂质层，在形成所述掩模的步骤中，进一步暴露出所述第五区域的掩模被形成在所述半导体层上方，在部分地除去所述半导体层的步骤中，利用所述掩模，所述第五区域中的所述半导体层被进一步部分地除去，在形成所述第一栅极绝缘膜的步骤中，在所述第五区域中的半导体层上方形成第二栅极绝缘膜，该第二栅极绝缘膜与所述第一栅极绝缘膜的膜厚度不同，以及在形成所述第一栅极电极与第二栅极电极的步骤中，在所述第五区域中的所述第二栅极绝缘膜上方进一步形成第五栅极电极。
4.根据权利要求2所述的制造半导体器件的方法，进一步包括如下步骤在生长所述半导体层之前，在所述半导体衬底的第五区域中离子注入第一导电类型的第三杂质，其中，在形成所述第一杂质层的步骤中，所述第三杂质被进一步激活，以在所述第五区域中形成第三杂质层，在形成所述掩模的步骤中，进一步暴露出所述第五区域的掩模被形成在所述半导体层上方，在部分地除去所述半导体层的步骤中，利用所述掩模，所述第五区域中的所述半导体层被进一步部分地除去，在形成所述第一栅极绝缘膜的步骤中，在所述第五区域中的半导体层上方形成第二栅极绝缘膜，该第二栅极绝缘膜与所述第一栅极绝缘膜的膜厚度不同，以及在形成所述第一栅极电极与第二栅极电极的步骤中，在所述第五区域中的所述第二栅极绝缘膜上方进一步形成第五栅极电极。
5.根据权利要求4所述的制造半导体器件的方法，进一步包括如下步骤在生长所述半导体层之前，在所述半导体衬底的第六区域中离子注入第二导电类型的第四杂质，其中，在形成所述第一杂质层的步骤中，所述第四杂质被进一步激活，以在所述第六区域中形成第四杂质层，在形成所述掩模的步骤中，进一步暴露出所述第六区域的掩模被形成在所述半导体层上方，在部分地除去所述半导体层的步骤中，利用所述掩模，所述第六区域中的所述半导体层被进一步部分地除去，在形成所述第一栅极绝缘膜的步骤中，所述第二栅极绝缘膜被进一步形成在所述第六区域中的所述半导体层上方，以及在形成所述第一栅极电极与所述第二栅极电极的步骤中，在所述第六区域中的所述第二栅极绝缘膜上方进一步形成第六栅极电极。
6.根据权利要求3所述的制造半导体器件的方法，其中， 形成所述第一栅极绝缘膜与所述第二栅极绝缘膜的步骤包括对所述半导体层进行热氧化，以在所述半导体层的表面上方形成氧化物膜； 除去所述第一栅极绝缘膜的形成区域中的所述氧化物膜；以及对所述半导体层的表面进行热氧化，以由进一步氧化的氧化物膜形成所述第一栅极绝缘膜并形成所述第二栅极绝缘膜。
7.根据权利要求1所述的制造半导体器件的方法，进一步包括如下步骤在部分地除去所述半导体层之后且在形成所述第一栅极绝缘膜之前，形成器件隔离绝缘膜。
8.一种半导体器件，包括 第一晶体管，包括第一导电类型的第一杂质层，形成在半导体衬底的第一区域中； 第一外延半导体层，形成在所述第一杂质层上方； 第一栅极绝缘膜，形成在所述第一外延半导体层上方； 第一栅极电极，形成在所述第一栅极绝缘膜上方；以及第二导电类型的第一源极区/漏极区，形成在所述第一区域内的所述第一外延半导体层中和所述半导体衬底中；以及第二晶体管，包括第一导电类型的第二杂质层，形成在所述半导体衬底的第二区域中； 第二外延半导体层，形成在所述第二杂质层上方，并且比所述第一外延半导体层薄； 第二栅极绝缘膜，形成在所述第二外延半导体层上方； 第二栅极电极，形成在所述第二栅极绝缘膜上方；以及第二导电类型的第二源极区/漏极区，形成在所述第二区域内的所述第二外延半导体层中和所述半导体衬底中。
9.根据权利要求8所述的半导体器件，其中所述第一杂质层和所述第二杂质层具有相同的杂质浓度分布。
10.根据权利要求8所述的半导体器件，其中所述第一栅极绝缘膜和所述第二栅极绝缘膜具有相同的膜厚度。
11.根据权利要求8所述的半导体器件，进一步包括 第三晶体管，包括第二导电类型的第三杂质层，形成在所述半导体衬底的第三区域中； 第三外延半导体层，形成在所述第三杂质层上方； 第三栅极绝缘膜，形成在所述第三外延半导体层上方； 第三栅极电极，形成在所述第三栅极绝缘膜上方；以及第一导电类型的第三源极区/漏极区，形成在所述第三区域内的所述第三外延半导体层和所述半导体衬底中；以及第四晶体管，包括第二导电类型的第四杂质层，形成在所述半导体衬底的第四区域中； 第四外延半导体层，形成在所述第四杂质层上方，并且比所述第三外延半导体层薄； 第四栅极绝缘膜，形成在所述第四外延半导体层上方； 第四栅极电极，形成在所述第四栅极绝缘膜上方；以及第一导电类型的第四源极区/漏极区，形成在所述第四区域内的所述第四外延半导体层和所述半导体衬底中。
12.根据权利要求11所述的半导体器件，其中所述第三杂质层和所述第四杂质层具有相同的杂质浓度分布。
13.根据权利要求11所述的半导体器件，其中所述第三栅极绝缘膜和所述第四栅极绝缘膜具有相同的膜厚度。
14.根据权利要求11所述的半导体器件，其中所述第一外延半导体层和所述第三外延半导体层具有相同的膜厚度；以及所述第二外延半导体层和所述第四外延半导体层具有相同的膜厚度。
15.根据权利要求8所述的半导体器件，进一步包括 第五晶体管，包括第一导电类型的第五杂质层，形成在所述半导体衬底的第五区域中； 第五外延半导体层，形成在所述第五杂质层上方，并且具有与所述第二外延半导体层相同的膜厚度；第五栅极绝缘膜，形成在所述第五外延半导体层上方，并且比所述第一栅极绝缘膜第五栅极电极，形成在所述第五栅极绝缘膜上方；以及第二导电类型的第五源极区/漏极区，形成在所述第五区域内的所述第五外延半导体层和所述半导体衬底中。
16.根据权利要求11所述的半导体器件，进一步包括 第五晶体管，包括第一导电类型的第五杂质层，形成在所述半导体衬底的第五区域中； 第五外延半导体层，形成在所述第五杂质层上方，并且具有与所述第二外延半导体层相同的膜厚度；第五栅极绝缘膜，形成在所述第五外延半导体层上方，并且比所述第一栅极绝缘膜厚；第五栅极电极，形成在所述第五栅极绝缘膜上方；以及第二导电类型的第五源极区/漏极区，形成在所述第五区域内的所述第五外延半导体层和所述半导体衬底中。
17.根据权利要求16所述的半导体器件，进一步包括 第六晶体管，包括第二导电类型的第六杂质层，形成在所述半导体衬底的第六区域中； 第六外延半导体层，形成在所述第六杂质层上方，并且具有与所述第二外延半导体层相同的膜厚度；第六栅极绝缘膜，形成在所述第六外延半导体层上方，并且比所述第一栅极绝缘膜厚；第六栅极电极，形成在所述第六栅极绝缘膜上方；以及第一导电类型的第六源极区/漏极区，形成在所述第六区域内的所述第六外延半导体层和所述半导体衬底中。
全文摘要
本发明公开半导体器件及其制造方法。第一晶体管包括第一导电类型的第一杂质层，形成在半导体衬底的第一区域中；第一外延半导体层，形成在第一杂质层上；第一栅极绝缘膜，形成在第一外延半导体层上；第一栅极电极，形成在第一栅极绝缘膜上；及第二导电类型的第一源极区/漏极区，形成在第一区域内第一外延半导体层和半导体衬底中。第二晶体管包括第一导电类型的第二杂质层，形成在半导体衬底的第二区域中；第二外延半导体层，形成在第二杂质层上，并比第一外延半导体层薄；第二栅极绝缘膜，形成在第二外延半导体层上；第二栅极电极，形成在第二栅极绝缘膜上；及第二导电类型的第二源极区/漏极区，形成在第二区域内第二外延半导体层和半导体衬底中。
文档编号H01L21/336GK102446768SQ20111026443
公开日2012年5月9日 申请日期2011年8月31日 优先权日2010年9月30日
发明者江间泰示, 藤田和司 申请人:富士通半导体股份有限公司