专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
在双极器件中，导通状态时流入基极层(或漂移层)的载流子在关断之后不立即削减，在二极管的情况下，流过逆向电流，在绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor, IGBT)或晶闸管的情况下，流过尾电流。这构成功耗(开关损耗)。
发明内容
本发明的实施方式提供一种降低开关损耗的半导体器件。根据实施方式，半导体器件具备基极层、第二导电型半导体层、第一绝缘膜与第一电极。所述第二导电型半导体层设置在所述基极层上。所述第一绝缘膜设置在从所述第二导电型半导体层的表面向所述基极层侧延伸、未到达所述基极层的多个第一沟槽的内壁上。所述第一电极隔着所述第一绝缘膜设置在所述第一沟槽内，并且与所述第二导电型半导体层的表面相接地设置。所述第二导电型半导体层具有由所述第一沟槽夹持的第1第二导电型区域和第2第二导电型区域，所述第2第二导电型区域设置在所述第1第二导电型区域与所述基极层之间以及所述第一沟槽的底部与所述基极层之间，其第二导电型杂质量比所述第1第二导电型区域少。根据本发明的实施方式，能够降低半导体器件的开关损耗。
图1 (a)是第一实施方式的半导体器件的模式截面图，图1 (b)是相同半导体器件中主要部分的杂质浓度分布图。图2是关断电流特性图。图3(a)及图3(b)是逆向偏压时的电流-电压特性图。图4是空穴注入效率的模拟结果。图5是电子注入效率的模拟结果。图6(a)-图6(e)是第二实施方式的半导体器件的模式图。图7是第3实施方式的半导体器件的模式图。图8 (a)是图7中a-a’截面图，图8(b)是图7中b_b’截面图。图9是第3实施方式的半导体装置的变形例的模式图。图10(a)及图10(b)是第4实施方式的半导体器件的模式图。
5
图11(a)及图11(b)是第4实施方式的半导体器件的变形例的模式图。
具体实施例方式以下，参照附图，说明实施方式。在下面的实施方式中，将第一导电型设为N型、将第二导电型设为P型进行说明，但也可是第一导电型为P型，第二导电型为N型。另外，作为半导体，以硅作为示例，但也可使用硅以外的半导体(例如SiC、GaN等化合物半导体)。 另外，各图中，向相同要素附加相同符号。(第一实施方式)图1(a)是第一实施方式的半导体器件的模式截面图。实施方式的半导体器件是纵型器件，该纵型器件在连结半导体层(或基板)中的一个主面侧设置的第一电极21与另一个主面侧设置的第二电极之间的纵向上形成主电流路径。另外，在实施方式中，设与半导体层(或基板)的主面大致平行的方向为横向。根据实施方式的半导体器件具有二极管构造，即在第一电极21与第二电极22之间，设置有N型半导体层11、N型基极层12与P型半导体层13。基极层12设置在N型半导体层11上。P型半导体层13设置在基极层12上。N 型半导体层U设置在基极层12的设置P型半导体层13的面的相反侧。P型半导体层13 与N型基极层12进行PN接合。在P型半导体层13中形成多个第一沟槽15。第一沟槽15从P型半导体层13的表面向基极层12侧延伸，未到达基极层12。S卩，第一沟槽15的底部相比P型半导体层13 与基极层12之间的PN结更靠近P型半导体层13侧。在第一沟槽15的底部与基极层12之间存在P型半导体层13。第一沟槽15例如形成为向纸面进深方向延伸的带状平面图案。在第一沟槽15的内壁(侧壁及底部)形成第一绝缘膜17。在第一沟槽15内隔着第一绝缘膜17设置第一电极21。第一电极21埋入第一沟槽15内，并且还设置在P型半导体层13的表面上。第一电极21与P型半导体层13的表面欧姆接触而电连接。在N型半导体层11上形成多个第二沟槽16。第二沟槽16从N型半导体层11的表面向基极层12侧延伸，未到达基极层12。S卩，第二沟槽16的底部位于N型半导体层11。 在第二沟槽16的底部与基底层12之间存在N型半导体层11。第二沟槽16例如形成为向纸面进深方向延伸的带状平面图案。在第二沟槽16的内壁(侧壁及底部)形成第二绝缘膜18。在第二沟槽16内隔着第二绝缘膜18设置第二电极22。第二电极22埋入第二沟槽16内，并且还设置在N型半导体层11的表面上。第二电极22与N型半导体层11的表面欧姆接触而电连接。P型半导体层13具有第一 P型区域13a与第二 P型区域13b。第一 P型区域13a 夹在横向相邻的第一沟槽15之间。第二 P型区域1 存在于第一 P型区域13a与基极层 12之间、和第一沟槽15的底部与基极层12之间。在第二 P型区域1 与第一电极21之间设有第一绝缘膜17，第二 P型区域1 与第一电极21不相接。N型半导体层11具有第一 N型区域Ila与第二 N型区域lib。第一 N型区域Ila 夹在横向相邻的第二沟槽16之间。第二 N型区域lib存在于第一 N型区域Ila与基极层 12之间、和第二沟槽16的底部与基极层12之间。在第二 N型区域lib与第二电极22之间设有第二绝缘膜18，第二 N型区域lib与第二电极22不相接。
这里，图1(b)表示P型半导体层13的纵向(深度方向)的P型杂质浓度(atoms/ cm3)的分布、与N型半导体层11的纵向(深度方向)的N型杂质浓度(atoms/cm3)的分布。第二 P型区域13b的P型杂质浓度比第一 P型区域13a的P型杂质浓度低。第二 P型区域13b中的P型杂质浓度的峰值比第一 P型区域13a中的P型杂质浓度的峰值小。从抑制空穴的注入效率的观点看，例如期望第二 P型区域13b中的P型杂质的峰值为5X IO16 (atoms/cm3)以下。另外，第二 P型区域13b中的P型杂质的掺杂量例如期望在高速开关类型等中为IO12 (atoms/cm2)以下。实际的P型杂质的掺杂量随着具体产品的不同而变化。第一 P型区域13a中的P型杂质浓度的峰值为IO19(atoms/cm3)。另外，第二 P型区域13b的厚度比第一 P型区域13a的厚度(第一沟槽15的深度)D1薄。另外，第二 P型区域1 整体中包含的P型杂质量比第一 P型区域13a整体中包含的P型杂质量少。第二 N型区域lib的N型杂质浓度比第一 N型区域Ila的N型杂质浓度低。第二 N型区域lib中N型杂质浓度的峰值比第一 N型区域Ila中N型杂质浓度的峰值小。从抑制电子的注入效率的观点看，例如期望第二 N型区域lib中的N型杂质的峰值为5X IO"5(atoms/cm3)以下。另外，第二 N型区域lib中的N型杂质的掺杂量例如期望在高速开关类型等中为IO12 (atoms/cm2)以下。实际的N型杂质的掺杂量随着具体产品的不同而变化。第一 N型区域Ila中的N型杂质浓度的峰值为IO19 (atoms/cm3)。另外，第二 N型区域lib的厚度比第一 N型区域Ila的厚度(第二沟槽16的深度)D2薄。另外，第二 N型区域lib整体中包含的N型杂质量比第一 N型区域Ila整体中包含的N型杂质量少。基极层12的N型杂质浓度比N型半导体层11的第一 N型区域Ila的N型杂质浓度低。若第一电极21相对第二电极22为高电位，在第一电极21与第二电极22之间施加正向电压(正向偏压)，则变为导通状态。与此相反，若第二电极22相对第一电极21为高电位，在第一电极21与第二电极22之间施加逆向电压(逆向偏压)，则变为截止状态。例如，若向第一电极21提供正电位，向第二电极22提供OV或负电位，从而在第一电极21与第二电极22之间施加正向电压，则从P型半导体层13向基极层12注入空穴，从 N型半导体层11向基极层12注入电子，在第一电极21与第二电极22之间的纵向流过正向电流。第一电极21与P型杂质浓度相对高的第一 P型区域13a相接。因此，得到第一电极21与第一 P型区域13a的良好欧姆接触。另一方面，基极层12侧的第二 P型区域1 相对地P型杂质浓度低，含有的P型杂质量少。另外，第一 P型区域13a由第一沟槽15夹持，在第一沟槽15内及第一 P型区域 13a上设置第一电极21。S卩，第一 P型区域13a的上表面及侧面由第一电极21包围。在这种构造中，通过使第一沟槽15间的间隔、或第一 P型区域13a的宽度Wl变细微，能使第一电极21的电位影响到第一 P型区域13a中宽度方向的整体。即，能使第一电极21的电位影响到第一 P型区域13a中基极层12侧的端部。因此，第一 P型区域13a的纵向不产生电位差，或纵向的电位差非常小。
由此，在施加了正向偏压的导通状态下，限制第一P型区域13a中纵向的空穴的移动，基本上不从第一 P型区域13a向基极层12注入空穴。或者，从第一 P型区域13a注入基极层12的空穴非常少。因此，当导通状态时，从第二 P型区域13b向基极层12注入空穴。第二 P型区域 13b比第一 P型区域13a含有的P型杂质量少。因此，能降低空穴向基极层12的注入效率， 能减少刚刚关断后残留在基极层12中的空穴。结果，能降低关断时的逆向电流，降低开关损耗。另外，已知如下技术，即通过向基极层12导入例如质子(proton)等寿命抑制因数 (lifetime killer)，而诱发作为空穴再结合中心而发挥作用的缺陷，进行注入基极层12的空穴的寿命控制。但是，寿命抑制因数的导入与截止状态下泄漏电流的增加相关联。在实施方式中，不向基极层12导入寿命抑制因数，通过P型半导体层13中的杂质量控制和形成第一沟槽15得到的几何学构造，来改善关断特性。因此，与进行基于寿命抑制因数的寿命控制的情况相比，能减少截止时的泄漏电流。该泄漏电流存在温度依赖性，存在越是高温、泄漏电流越大的倾向。在实施方式中，因为能降低该泄漏电流，所以能在更高温度下动作。若第一沟槽15间的间隔、或第一 P型区域13a的宽度Wl大，则难以使第一电极21 的电位影响到第一 P型区域13a的宽度方向的整体。因此，期望第一 P型区域13a的宽度 Wl为1(μ )以下。第二电极22与N型杂质浓度相对高的第一 N型区域Ila相接。因此，得到第二电极22与第一 N型区域Ila的良好欧姆接触。另一方面，基极层12侧的第二 N型区域lib的N型杂质浓度相对低，含有的N型杂质量少。另外，第一 N型区域Ila由第二沟槽16夹持，在第二沟槽16内及第一 N型区域 Ila上设置第二电极22。即，第一 N型区域Ila的上表面及侧面由第二电极22包围。在这种构造中，通过使第二沟槽16间的间隔、或第一 N型区域Ila的宽度W2变细微，能使第二电极22的电位影响到第一 N型区域Ila中宽度方向的整体。即，能使第二电极22的电位影响到第一 N型区域Ila中基极层12侧的端部。因此，第一 N型区域Ila的纵向不产生电位差，或纵向的电位差非常小。由此，在施加了正向偏压的导通状态下，限制第一 N型区域Ila中纵向电子的移动，基本上不从第一 N型区域Ila向基极层12注入电子。或者，从第一 N型区域Ila注入基极层12的电子非常少。因此，当导通状态时，从第二 N型区域lib向基极层12注入电子。第二 N型区域 lib比第一 N型区域Ila含有的N型杂质量少。因此，能降低电子向基极层12的注入效率， 能减少刚刚关断后残留在基极层12中的电子。结果，能降低关断时的逆向电流，降低开关损耗。另外，在实施方式中，不向基极层12导入寿命抑制因数，通过N型半导体层11中的杂质量控制和形成第二沟槽16得到的几何学构造，来改善关断特性。因此，与进行基于寿命抑制因数的寿命控制的情况相比，能减少截止时的泄漏电流。该泄漏电流存在温度依赖性，存在越是高温、泄漏电流越大的倾向。在实施方式中，因为能降低该泄漏电流，所以能在更高温度下动作。若第二沟槽16间的间隔、或第一 N型区域Ila的宽度W2大，则难以使第二电极22 的电位影响到第一 N型区域Ila的宽度方向的整体。因此，期望第一 N型区域Ila的宽度 W2为1(μπι)以下。图2示出关断电流特性的模拟解析结果。横轴表示时间(秒)，左侧纵轴表示逆向电压Vd (V)，右侧纵轴表示电流㈧。电流Il表示比较例器件的关断电流。该比较例的器件是如下器件，即在上述实施方式的构造中，不设置沟槽15、16、绝缘膜17、18，使P型半导体层13及N型半导体层11各自的杂质浓度在纵向上大致均勻分布。并且，在比较例器件中，将寿命抑制因数导入基极层 12中进行载流子的寿命控制。电流12表示具有上述实施方式构造的器件的关断电流。在该构造中，将第一沟槽 15间的间隔、或第一 P型区域13a的宽度Wl设计成1 ( μ m)。将第二沟槽16间的间隔、或第二 N型区域Ila的宽度W2设计成1 ( μ m)。根据图2的结果，实施方式的关断电流12的峰值为比较例关断电流Il的峰值的约3/8。因此，实施方式与比较例相比，关断时功耗小。图3(a)表示将所述比较例的器件与实施方式的器件的施加逆向电压时的电流-电压特性进行比较的模拟解析结果。横轴表示逆向电压(V)，纵轴表示电流(A)。另外， 图3(b)示出图3(a)的曲线中一部分区域的放大图。a表示比较例的电流-电压特性，b表示实施方式的电流-电压特性。根据图3 (a)、图3 (b)的结果，实施方式与比较例相比，其逆向偏压时的泄漏电流小。例如，在300(V)下，实施方式的泄漏电流是比较例的泄漏电流的约1/200。图4表示根据实施方式的半导体器件中的空穴注入效率的模拟结果。横轴表示第一沟槽15间的间隔Wl相对第一沟槽15的深度Dl的比(W1/D1)。纵轴表示由Yh = Jh/(Jh+Jn)表示的空穴的注入效率Yh。Jh是导通时从P型半导体层13流向基极层12的空穴电流，Jn表示导通时从基极层12流向P型半导体层13 的电子电流。只要0. 25 < γ h < 0. 9，则可知在导通状态下得到充分的正向电流，并且能抑制关断时的逆向电流。因此，期望将W1/D1设计在0. 05 < W1/D1 < 1. 2的范围内。图5表示根据实施方式的半导体器件中的电子注入效率的模拟结果。横轴表示第二沟槽16间的间隔W2相对第二沟槽16的深度D2的比(W2/D2)。纵轴表示由Ye = Je/(Jp+Je)表示的电子的注入效率Ye。Je是导通时从N型半导体层11流向基极层12的电子电流，Jp表示导通时从基极层12流向N型半导体层11 的空穴电流。 只要0. 75 < γ e < 0. 9，则可知在导通状态下得到充分的正向电流，并且能抑制关断时的逆向电流。因此，期望将W2/D2设计在0. 05 < W2/D2 < 1的范围内。
若向第一电极21与第二电极22间施加逆向电压，则耗尽层从P型半导体层13与基极层12的PN结开始扩展。此时，由于第一沟槽15所夹持的第一 P型区域13a的宽度Wl 窄，或纵横比(厚度Dl相对宽度Wl的比)大，所以耗尽层在第一 P型区域13a进行夹断 (pinch-off)。并且，第一 P型区域13a的杂质浓度较高，所以抑制第一 P型区域13a中耗
9尽层的伸展。因此，耗尽层未到达第一电极21。另外，由于第二沟槽16所夹持的第一 N型区域Ila的宽度W2窄，或纵横比(厚度 D2相对宽度W2的比)大，所以耗尽层在第一 N型区域Ila进行夹断。并且，第一 N型区域 Ila的杂质浓度较高，所以抑制第一 N型区域Ila中耗尽层的伸展。因此，耗尽层未到达第二电极22。由此，能在截止状态下实现高耐压。P型半导体层13例如能通过利用离子注入法、向基极层12的一个主面侧导入P型杂质来形成。在形成第一沟槽15之前，向基极层12的一个表面侧导入P型杂质，形成具有图 1 (b)所示杂质浓度分布的P型半导体层13。P型半导体层13与基极层12的交界附近形成为在面方向的整体上杂质浓度相对低。之后，例如利用反应离子刻蚀(Reactive Ion Kching，RIE)法来形成第一沟槽 15。之后，在第一沟槽15的底部及侧壁形成第一绝缘膜17，并在第一沟槽15内埋入第一电极21。或者，也可在基极层12的一个表面侧形成第一沟槽15之后，进行P型杂质的注入。此时，由第一沟槽15夹持的部分的杂质浓度相对高。在形成该高杂质浓度区域的离子注入时，第一沟槽15的底部由掩膜覆盖。第一沟槽15的底部之下的部分的杂质浓度相对低。在形成该低杂质浓度区域的离子注入时，由第一沟槽15夹持的部分的上表面由掩膜覆
至
ΓΤΠ ο同样地，N型半导体层11能通过利用离子注入法、向基极层12的另一个主面侧导入N型杂质来形成。在形成第二沟槽16之前，向基极层12的另一个表面侧导入N型杂质，形成具有图 1(b)所示杂质浓度分布的N型半导体层11。N型半导体层11与基极层12的交界附近形成为在面方向整体上杂质浓度相对低。之后，例如利用RIE法来形成第二沟槽16。之后，在第二沟槽16的底部及侧壁形成第二绝缘膜18，并在第二沟槽16内埋入第二电极22。或者，也可在基极层12的另一个表面侧形成第二沟槽16之后，进行N型杂质的注入。此时，由第二沟槽16夹持的部分的杂质浓度相对高。在形成该高杂质浓度区域的离子注入时，第二沟槽16的底部由掩膜覆盖。第二沟槽16的底部之下的部分的杂质浓度相对低。在形成该低杂质浓度区域的离子注入时，由第二沟槽16夹持的部分的上表面由掩膜覆
至
ΓΤΠ ο(第二实施方式)图6(b)是第二实施方式的半导体器件的模式平面图。图6(b)所示的要素在纸面上下方向上重复形成多个。图6 (c)是图6 (b)中的A-A截面图。图6 (d)是图6 (b)中的B-B截面图。图6 (e)是图6 (b)中的C-C截面图。第二实施方式的半导体器件具有在半导体层(或基板)61上隔着绝缘层62而设有半导体层的SOI (Silicon On hsulator，绝缘体上硅)构造。绝缘层62例如是氧化硅层。在绝缘层62上设置第一电极41与第二电极42。第二实施方式的半导体器件是横型器件，该横型器件在连结这些第一电极41与第二电极42间的横向上形成主电流路径。在第一电极41与第二电极42之间，设置包含N型半导体层31、N型基极层32与 P型半导体层33的二极管构造。N型半导体层31、基极层32和P型半导体层33设置在绝缘层62上。基极层32 与P型半导体层33在绝缘层62上邻接，并进行PN接合。N型半导体层31在P型半导体层 33相反侧邻接于基极层32。在P型半导体层33中形成多个第一沟槽35。第一沟槽35从P型半导体层33的表面到达绝缘层62。另外，第一沟槽35从P型半导体层33的端部向基极层32侧延伸，未到达基极层32。第一沟槽35的基极层32侧端部与P型半导体层33与基极层32的PN结相比，位于更靠近P型半导体层33侧。在第一沟槽35的侧壁形成第一绝缘膜37。在第一沟槽35内隔着第一绝缘膜37 设置第一电极41。第一电极41埋入第一沟槽35内，并且还设置在P型半导体层33的端部。第一电极41与P型半导体层33的端部欧姆接触而电连接。在N型半导体层31中形成多个第二沟槽36。第二沟槽36从N型半导体层31的表面到达绝缘层62。另外，第二沟槽36从N型半导体层31的端部向基极层32侧延伸，未到达基极层32。第二沟槽36的基极层32侧的端部位于N型半导体层31。在第二沟槽36的侧壁形成第二绝缘膜38。在第二沟槽36内隔着第二绝缘膜38 设置第二电极42。第二电极42埋入第二沟槽36内，并且还设置在N型半导体层31的端部。第二电极42与N型半导体层31的端部欧姆接触而电连接。P型半导体层33具有第一 P型区域33a与第二 P型区域33b。第一 P型区域33a 夹在相邻的第一沟槽35之间。第二 P型区域3 存在于第一 P型区域33a与基极层32之间、和第一沟槽35的基极层32侧的端部与基极层32之间。N型半导体层31具有第一 N型区域31a与第二 N型区域31b。第一 N型区域31a 夹在相邻的第二沟槽36之间。第二 N型区域31b存在于第一 N型区域31a与基极层32之间、和第二沟槽36的基极层32侧的端部与基极层32之间。这里，图6 (a)表示P型半导体层33的横向P型杂质浓度(atoms/cm3)的分布、与 N型半导体层31的横向N型杂质浓度(atoms/cm3)的分布。第二 P型区域33b的P型杂质浓度比第一 P型区域33a的P型杂质浓度低。第二 P型区域33b中的P型杂质浓度的峰值比第一 P型区域33a中的P型杂质浓度的峰值小。从抑制空穴的注入效率的观点看，例如期望第二 P型区域33b中的P型杂质的峰值为5X IO16 (atoms/cm3)以下。另外，第二 P型区域33b中的P型杂质的掺杂量例如期望在高速开关类型等中为IO12 (atoms/cm2)以下。实际的P型杂质的掺杂量随着具体产品的不同而变化。第一 P型区域33a中的P型杂质浓度的峰值为IO19(atoms/cm3)。另外，第二 P型区域33b的长度比第一 P型区域33a的长度(第一沟槽35的长度)D3短。另外，第二 P型区域3 整体中包含的P型杂质量比第一 P型区域33a整体中包含的P型杂质量少。第二 N型区域31b的N型杂质浓度比第一 N型区域31a的N型杂质浓度低。第二 N型区域31b中N型杂质浓度的峰值比第一 N型区域31a中N型杂质浓度的峰值小。从抑制电子的注入效率的观点看，例如期望第二 N型区域31b中的N型杂质的峰值为5X IO16 (atoms/cm3)以下。另外，第二 N型区域31b中的N型杂质的掺杂量例如期望在高速开关类型等中为IO12 (atoms/cm2)以下。实际的N型杂质的掺杂量随着具体产品的不同而变化。第一 N型区域31a中的N型杂质浓度的峰值为IO19 (atoms/cm3)。另外，第二 N型区域31b的长度比第一 N型区域31a的长度(第二沟槽36的长度)D4短。另外，第二 N型区域31b整体中包含的N型杂质量比第一 N型区域31a整体中包含的N型杂质量少。基极层32的N型杂质浓度比N型半导体层31的第一 N型区域31a的N型杂质浓度低。若第一电极41相对第二电极42为高电位，在第一电极41与第二电极42之间施加正向电压(正向偏压)，则变为导通状态。与此相反，若第二电极42相对第一电极41为高电位，在第一电极41与第二电极42之间施加逆向电压(逆向偏压)，则变为截止状态。例如，若向第一电极41提供正电位，向第二电极42提供OV或负电位，在第一电极 41与第二电极42之间施加正向电压，则从P型半导体层33向基极层32注入空穴，从N型半导体层31向基极层32注入电子，在第一电极41与第二电极42之间的纵向上流过正向电流。第一电极41与P型杂质浓度相对高的第一 P型区域33a相接。因此，得到第一电极41与第一 P型区域33a的良好欧姆接触。另一方面，基极层32的第二 P型区域3 相对地P型杂质浓度低，含有的P型杂质量少。另外，第一 P型区域33a由第一沟槽35夹持，在第一沟槽35内及第一 P型区域 33a的端部设置第一电极41。S卩，第一 P型区域33a的端部及侧面由第一电极41包围。在这种构造中，通过使第一沟槽35间的间隔、或第一 P型区域33a的宽度W3变细微，能使第一电极41的电位影响到第一 P型区域33a中宽度方向的整体。即，能使第一电极41的电位影响到第一 P型区域33a中基极层32侧的端部。因此，在第一 P型区域33a 的长度方向不产生电位差，或长度方向的电位差非常小。由此，在施加正向偏压的导通状态下，限制第一 P型区域33a中长度方向上的空穴的移动，基本上不从第一 P型区域33a向基极层32注入空穴。或者，从第一 P型区域33a 注入基极层32的空穴非常少。因此，当导通状态时，从第二 P型区域33b向基极层32注入空穴。第二 P型区域 33b与第一 P型区域33a相比，含有的P型杂质量少。因此，能降低空穴向基极层32的注入效率，能减少刚刚关断后残留在基极层32中的空穴。结果，能降低关断时的逆向电流，降低开关损耗。在第二实施方式中，也不向基极层32导入寿命抑制因数，通过P型半导体层33中的杂质量控制和形成第一沟槽35得到的几何学构造，来改善关断特性。因此，与进行基于寿命抑制因数的寿命控制的情况相比，能减少截止时的泄漏电流。因为能降低泄漏电流，所以能在更高温度下动作。若第一沟槽35间的间隔、或第一 P型区域33a的宽度W3大，则难以使第一电极41 的电位影响到第一 P型区域33a的宽度方向的整体。因此，期望第一 P型区域33a的宽度 W3为1(μ )以下。
第二电极42与N型杂质浓度相对高的第一 N型区域31a相接。因此，得到第二电极42与第一 N型区域31a的良好欧姆接触。另一方面，基极层32侧的第二 N型区域31b的N型杂质浓度相对低，含有的N型杂质量少。另外，第一 N型区域31a由第二沟槽36夹持，在第二沟槽36内及第一 N型区域 31a的端部设置第二电极42。S卩，第一 N型区域31a的端部及侧面由第二电极42包围。在这种构造中，通过使第二沟槽36间的间隔、或第一 N型区域3Ia的宽度W4变细微，能使第二电极42的电位影响到第一 N型区域31a中宽度方向的整体。即，能使第二电极42的电位影响到第一 N型区域31a中基极层32侧的端部。因此，在第一 N型区域31a 的长度方向不产生电位差，或长度方向的电位差非常小。由此，在施加正向偏压的导通状态下，限制第一 N型区域31a中长度方向上的电子的移动，基本上不从第一 N型区域31a向基极层32注入电子。或者，从第一 N型区域31a 注入基极层32的电子非常少。因此，当导通状态时，从第二 N型区域31b向基极层32注入电子。第二 N型区域 31b与第一 N型区域31a相比，含有的N型杂质量少。因此，能降低电子向基极层32的注入效率，能减少刚刚关断后残留在基极层32中的电子。结果，能降低关断时的逆向电流，降低开关损耗。另外，不向基极层32导入寿命抑制因数，通过N型半导体层31中的杂质量控制和形成第二沟槽36得到的几何学构造，来改善关断特性。因此，与进行基于寿命抑制因数的寿命控制的情况相比，能减少截止时的泄漏电流。另外，因为能降低泄漏电流，所以能在更高温度下动作。若第二沟槽36间的间隔、或第一 N型区域31a的宽度W4大，则难以使第二电极42 的电位影响到第一 N型区域31a的宽度方向的整体。因此，期望第一 N型区域31a的宽度 W4为1(μ )以下。若向第一电极41与第二电极42间施加逆向电压，则耗尽层从P型半导体层33与基极层32的PN结开始扩展。此时，由于第一沟槽35所夹持的第一 P型区域33a的宽度W3 窄，或长度D3相对宽度W3之比大，所以耗尽层在第一 P型区域33a进行夹断。并且，第一 P型区域33a的杂质浓度较高，所以抑制第一 P型区域33a中耗尽层的伸展。因此，耗尽层未到达第一电极41。另外，由于第二沟槽36所夹持的第一 N型区域31a的宽度W4窄，或长度D4相对宽度W4的比大，所以耗尽层在第一 N型区域31a进行夹断。并且，第一 N型区域31a的杂质浓度较高，所以抑制第一 N型区域31a中耗尽层的伸展。因此，耗尽层未到达第二电极42。 由此，能在截止状态下实现高耐压。P型半导体层33能在形成第一沟槽35之前，通过使用未图示的掩膜的离子注入法来形成。N型半导体层31也能在形成第二沟槽36之前，通过使用未图示的掩膜的离子注入法来形成。在第二实施方式中，在半导体层的横向形成图6(a)所示的杂质浓度分布。这比控制半导体层深度方向的杂质浓度分布的情况容易。(第3实施方式)
13
图7是第3实施方式的半导体器件的模式。图8 (a)表示图7中a_a’截面，图8(b)表示图7中b_b，截面。第3实施方式的半导体器件是横型器件，该横型器件在连结半导体层(或基板) 中的一个主面侧设置的第一电极71与相同主面侧设置的第二电极72间的横向上形成主电流路径。在P+型或N+型基板81上，设置N—型基极层77。在基极层77中的相同表面侧，有选择地分离地设置P型半导体层73与N型半导体层74。如图8(a)所示，在P型半导体层73中形成多个第一沟槽75。第一沟槽75未到达基极层77。即，第一沟槽75的底部与P型半导体层73与基极层77的PN结相比，位于更靠近P型半导体层73侧。在第一沟槽75的底部与基极层77之间存在P型半导体层73。在第一沟槽75的内壁(侧壁及底部)形成第一绝缘膜78。在第一沟槽75内隔着第一绝缘膜78设置第一电极71。第一电极71埋入第一沟槽75内，并且还设置在P型半导体层73的表面上。第一电极71与P型半导体层73的表面欧姆接触而电连接。如图8(b)所示，在N型半导体层74中形成多个第二沟槽76。第二沟槽76未到达基极层77。即，第二沟槽76的底部位于N型半导体层74。第二沟槽76的底部与基极层 77之间存在N型半导体层74。在第二沟槽76的内壁(侧壁及底部)形成第二绝缘膜79。在第二沟槽76内隔着第二绝缘膜79设置第二电极72。第二电极72埋入第二沟槽76内，并且还设置在N型半导体层74的表面上。第二电极72与N型半导体层74的表面欧姆接触而电连接。P型半导体层73具有第一 P型区域73a与第二 P型区域73b。第一 P型区域73a 夹在相邻的第一沟槽75之间。第二 P型区域7 存在于第一 P型区域73a与基极层77之间、和第一沟槽75的底部与基极层77之间。在第二 P型区域7 与第一电极71之间设置第一绝缘膜78，第二 P型区域7 与第一电极71不相接。N型半导体层74具有第一 N型区域7 与第二 N型区域74b。第一 N型区域7 夹在相邻的第二沟槽76之间。第二 N型区域74b存在于第一 N型区域7 与基极层77之间、和第二沟槽76的底部与基极层77之间。在第二 N型区域74b与第二电极72之间设置第二绝缘膜79，第二 N型区域74b与第二电极72不相接。与上述实施方式一样，第二 P型区域73b的P型杂质浓度比第一 P型区域73a的 P型杂质浓度低。第二 P型区域73b中的P型杂质浓度的峰值比第一 P型区域73a中的P 型杂质浓度的峰值小。从抑制空穴的注入效率的观点看，例如期望第二 P型区域73b中的P型杂质的峰值为5X IO16 (atoms/cm3)以下。另外，第二 P型区域73b中的P型杂质的掺杂量例如期望在高速开关类型等中为IO12 (atoms/cm2)以下。实际的P型杂质的掺杂量随着具体产品的不同而变化。第一 P型区域73a中的P型杂质浓度的峰值为IO19(atoms/cm3)。另外，第二 P型区域73b的厚度比第一沟槽75的深度小。另外，第二 P型区域7 整体中包含的P型杂质量比第一 P型区域73a整体中包含的P型杂质量少。第二 N型区域74b的N型杂质浓度比第一 N型区域74a的N型杂质浓度低。第二 N型区域74b中N型杂质浓度的峰值比第一 N型区域74a中N型杂质浓度的峰值小。
从抑制电子的注入效率的观点看，例如期望第二 N型区域74b中的N型杂质的峰值为5X IO16 (atoms/cm3)以下。另外，第二 N型区域74b中的N型杂质的掺杂量例如期望在高速开关类型等中为IO12 (atoms/cm2)以下。实际的N型杂质的掺杂量随着具体产品的不同而变化。第一 N型区域74a中的N型杂质浓度的峰值为IO19 (atoms/cm3)。另外，第二 N型区域74b的厚度比第二沟槽76的深度小。第二 N型区域74b整体中包含的N型杂质量比第一 N型区域7 整体中包含的N型杂质量少。基极层77的N型杂质浓度比N型半导体层74的第一 N型区域74a的N型杂质浓度低。在第一沟槽75上，夹持第一 P型区域73a的上部侧面地设置绝缘膜82 (图7)。同样，在第二沟槽76上，夹持第一 N型区域74a的上部侧面地设置绝缘膜83 (图7)。另外，在基板81的背面设置背面电极80。背面电极80在固定基板81的电位的情况下，设定成OV或与第一电极71相同的电位。不限于此，在不同情况下，背面电极80能设定为与第二电极72相同的电位、其他任意电位。在第3实施方式的半导体器件中，若第一电极71相对第二电极72为高电位，在第一电极71与第二电极72之间施加正向电压(正向偏压)，则变为导通状态。与此相反，若第二电极72相对第一电极71为高电位，在第一电极71与第二电极72之间施加逆向电压 (逆向偏压)，则变为截止状态。若施加正向偏压，则从P型半导体层73向基极层77注入空穴，从N型半导体层74 向基极层77注入电子，在第一电极71与第二电极72之间流过正向电流。第一电极71与P型杂质浓度相对高的第一 P型区域73a相接。因此，得到第一电极71与第一 P型区域73a的良好欧姆接触。另一方面，基极层77侧的第二 P型区域7 相对地P型杂质浓度低，含有的P型杂质量少。另外，第一 P型区域73a由第一沟槽75夹持，在第一沟槽75内及第一 P型区域 73a上设置第一电极71。S卩，第一 P型区域73a的上表面及侧面由第一电极71包围。在这种构造中，通过使第一沟槽75间的间隔变窄(设为Iym以下)，能使第一电极71的电位影响到第一 P型区域73a中宽度方向的整体。因此，在第一 P型区域73a的纵向上不产生电位差，或纵向的电位差非常小。由此，在施加正向偏压的导通状态下，限制第一 P型区域73a中纵向上的空穴的移动，基本上不从第一 P型区域73a向基极层77注入空穴。或者，从第一 P型区域73a注入基极层77的空穴非常少。因此，当导通状态时，从第二 P型区域73b向基极层77注入空穴。第二 P型区域 73b与第一 P型区域73a相比，含有的P型杂质量少。因此，能降低空穴向基极层77的注入效率，能减少刚刚关断后残留在基极层77中的空穴。结果，能降低关断时的逆向电流，降低开关损耗。在第3实施方式中，也不向基极层77导入寿命抑制因数，通过P型半导体层73中的杂质量控制和形成第一沟槽75得到的几何学构造，来改善关断特性。因此，与进行基于寿命抑制因数的寿命控制的情况相比，能减少截止时的泄漏电流。该泄漏电流存在温度依赖性，存在越是高温、泄漏电流越大的倾向。在第3实施方式中，因为能降低该泄漏电流，所以能在更高温度下动作。另一方面，第二电极72与N型杂质浓度相对高的第一 N型区域7 相接。因此， 得到第二电极72与第一 N型区域74a的良好欧姆接触。基极层77侧的第二 N型区域74b的N型杂质浓度相对低，含有的N型杂质量少。另外，第一 N型区域74a由第二沟槽76夹持，在第二沟槽76内及第一 N型区域 74a上设置第二电极72。S卩，第一 N型区域74a的上表面及侧面由第二电极72包围。在这种构造中，通过使第二沟槽76间的间隔变窄(设为Iym以下)，能使第二电极72的电位影响到第一 N型区域7 中宽度方向的整体。因此，在第一 N型区域7 的纵向上不产生电位差，或纵向的电位差非常小。由此，在施加正向偏压的导通状态下，限制第一 N型区域7 中纵向上的电子的移动，基本上不从第一 N型区域74a向基极层77注入电子。或者，从第一 N型区域7 注入基极层77的电子非常少。因此，当导通状态时，从第二 N型区域74b向基极层77注入电子。第二 N型区域 74b与第一 N型区域7 相比，含有的N型杂质量少。因此，能降低电子向基极层77的注入效率，能减少刚刚关断后残留在基极层77中的电子。结果，能降低关断时的逆向电流，降低开关损耗。在第3实施方式中，也不向基极层77导入寿命抑制因数，通过N型半导体层74中的杂质量控制和形成第二沟槽76得到的几何学构造，来改善关断特性。因此，与进行基于寿命抑制因数的寿命控制的情况相比，能减少截止时的泄漏电流。该泄漏电流存在温度依赖性，存在越是高温、泄漏电流越大的倾向。在第3实施方式中，因为能降低该泄漏电流，所以能在更高温度下动作。另外，对于第3实施方式的构造，也适用参照图4、图5说明的模拟解析结果。另外，在图7、图8的实施方式中，如图9所示，也可形成，在基板91上隔着绝缘层 92而设置基极层77的所谓SOI。设置于基板91的背面的背面电极90，在固定基板91的电位的情况下，设定成OV或与相接于第一 P型区域73a的电极相同的电位。不限于此，在不同情况下，背面电极90能设定为与第一 N型区域7 相接的电极相同的电位、其他任意电位。(第4实施方式)图10(a)是第4实施方式的半导体器件的模式图。第4实施方式的半导体器件具有设置在共通的基板或半导体层上的晶体管单元 IOa与二极管单元20a。晶体管单元IOa及二极管单元20a具有N型基极层12、第一电极23与第二电极 24，作为它们共通的要素。N型基极层12具有第一面和其相反侧的第二面，在第一面侧设置第一电极23，在第二面侧设置第二电极24。晶体管单元IOa及二极管单元20a均是纵型器件，该纵型器件在连结第一电极23 与第二电极M之间的纵向上形成主电流路径。晶体管单元IOa及二极管单元20a在第一电极23与第二电极M之间并联地电连接。晶体管单元IOa及二极管单元20a例如与感应性电阻连接。晶体管单元IOa用作按照提供给栅极电极57的栅极电位来进行开关的开关元件。二极管单元20a用作流过由感应性电阻中积累的能量产生的回流电流的续流二极管(free wheel diode)。或者，二极管单元20a用作流过冲击电流的保护元件。晶体管单元IOa例如是沟槽栅构造的纵型IGBT (Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)。S卩，晶体管单元IOa具有作为集电极层发挥作用的P型半导体层51、N型半导体层52、N型基极层12、P型基极层53、作为发射极区域发挥作用的N型半导体区域54、P型接触区域55与沟槽栅56。P型半导体层51设置在第二电极M上。N型半导体层52设置在P型半导体层51 上。N型基极层12设置在N型半导体层52上。P型基极层53设置在N型基极层12上。N 型半导体区域M及P型接触区域55有选择地设置在P型基极层53上。N型半导体区域M的N型杂质浓度比N型基极层12高。P型接触区域55的P型杂质浓度比P型基极层53高。N型半导体区域M及P型接触区域55例如在平面视图中沿沟槽栅56延伸的方向交互布局。在N型半导体区域M的上表面及侧面设置第一电极23，N型半导体区域M的上表面及侧面与第一电极23欧姆接触。还在P型接触区域55的上表面及侧面设置第一电极 23，P型接触区域55的上表面及侧面与第一电极23欧姆接触。沟槽栅56具有栅极沟槽59、栅极绝缘膜58与栅极电极57。栅极沟槽59贯通相邻的N型半导体区域M与N型半导体区域M之间的部分之下的P型基极层53，到达N型基极层12。在栅极沟槽59的侧壁及底部设置栅极绝缘膜58。 在栅极沟槽59内的栅极绝缘膜58的内侧设置栅极电极57。栅极电极57隔着栅极绝缘膜 58与P型基极层53对置。在栅极电极57上设置栅极绝缘膜58，栅极电极57与第一电极23不相接。栅极电极57的一部分向上方引出，与未图示的栅极布线连接。相对地，在向第一电极23施加低电位、向第二电极M施加高电位的状态下，若向栅极电极57施加期望的栅极电位，则在P型基极层53中的与栅极绝缘膜58的界面附近， 形成反型层(沟道)。由此，电子从N型半导体区域(发射极区域) 经由沟道注入N型基极层12，晶体管单元IOa变为导通状态。此时，还从P型半导体层51向N型基极层12注入空穴。在 IGBT中，当导通状态时，从P型半导体层(集电极层)51向N型基极层12注入空穴，产生传导性调制，降低N型基极层12的电阻。下面，说明二极管单元20a。二极管单元20a具有在第一电极23与第二电极M之间设置N型半导体层65、N 型半导体层66、N型基极层12与P型半导体层13的二极管构造。N型半导体层65设置在第二电极M上。N型半导体层66设置在N型半导体层65 上。N型基极层12设置在N型半导体层66上。P型半导体层13设置在N型基极层12上。在P型半导体层13中形成多个沟槽15。沟槽15从P型半导体层13的表面向N 型基极层12侧延伸，未到达N型基极层12。S卩，沟槽15的底部相比P型半导体层13与N 型基极层12的PN结，位于更靠近P型半导体层13侧。在沟槽15的底部与N型基极层12
17之间存在P型半导体层13。二极管单元20a的多个沟槽15和晶体管单元IOa的多个栅极沟槽59能通过使用相同掩膜的蚀刻同时形成。沟槽15的宽度、多个沟槽15的间距、栅极沟槽59的宽度、多个栅极沟槽59的间距能通过掩膜图案的设计来分别任意形成。在沟槽15的内壁(侧壁及底部)形成绝缘膜17。在沟槽15内隔着绝缘膜17设置埋入电极25。在埋入电极25上和P型半导体层13的表面上设置第一电极23。第一电极23与埋入电极25相接。或者，也可将第一电极23的一部分作为埋入电极25设置在沟槽15内。 即，第一电极23与埋入电极25也可由相同材料一体形成。埋入电极25与第一电极23电连接。另外，第一电极23与P型半导体层13的上表面及侧面欧姆接触。P型半导体层13具有第一 P型区域13a与第二 P型区域13b。第一 P型区域13a 具有夹在横向相邻的第一沟槽15之间的部分与和第一电极23相接的部分。第二 P型区域1 存在于第一 P型区域13a与N型基极层12之间、和沟槽15的底部与N型基极层12之间。在第二 P型区域1 与埋入电极25之间设置绝缘膜17。第二 P型区域13b与埋入电极25及第一电极23不相接。第二 P型区域13b的P型杂质浓度比第一 P型区域13a的P型杂质浓度低。第二 P型区域13b中的P型杂质浓度的峰值比第一 P型区域13a中的P型杂质浓度的峰值小。从抑制空穴的注入效率的观点看，例如期望第二 P型区域13b中的P型杂质的峰值为5X IO16 (atoms/cm3)以下。另外，第二 P型区域13b中的P型杂质的掺杂量例如期望在高速开关类型等中为IO12 (atoms/cm2)以下。实际的P型杂质的掺杂量随着具体产品的不同而变化。第一 P型区域13a中的P型杂质浓度的峰值为IO19 (atoms/cm3)。另外，第二 P型区域13b的厚度比第一 P型区域13a的厚度(沟槽15的深度)小。另外，第二 P型区域13b 整体中包含的P型杂质量比第一 P型区域13a整体中包含的P型杂质量少。若第一电极23相对第二电极M为高电位，在第一电极23与第二电极M之间施加正向电压(正向偏压)，则二极管单元20a变为导通状态。与此相反，若第二电极对相对第一电极23为高电位，在第一电极23与第二电极M之间施加逆向电压(逆向偏压)，则变为截止状态。第一电极23与P型杂质浓度相对高的第一 P型区域13a相接。因此，得到第一电极23与第一 P型区域13a的良好欧姆接触。另一方面，N型基极层12侧的第二 P型区域1 相对地P型杂质浓度低，含有的P 型杂质量少。另外，第一 P型区域13a由沟槽15夹持，在沟槽15内设有提供与第一电极23相同的电位的埋入电极25。即，第一 P型区域13a的上表面及侧面由提供相同电位的电极包围。在这种构造中，通过使沟槽15间的间隔、或第一 P型区域13a的宽度变细微，能使第一电极23的电位影响到第一 P型区域13a中宽度方向的整体。即，能使第一电极23的电位影响到第一 P型区域13a中N型基极层12侧的端部。因此，在第一 P型区域13a的纵向上不产生电位差，或纵向的电位差非常小。
由此，在向二极管单元20a施加正向偏压的导通状态下，限制第一 P型区域13a中纵向上的空穴的移动，基本上不从第一 P型区域13a向N型基极层12注入空穴。或者，从第一 P型区域13a注入N型基极层12的空穴非常少。因此，当二极管单元20a为导通状态时，从第二 P型区域13b向N型基极层12注入空穴。第二 P型区域1 与第一 P型区域13a相比，含有的P型杂质量少。因此，能降低空穴向N型基极层12的注入效率，能减少在二极管单元20a刚刚关断后残留在N型基极层 12中的空穴。结果，能降低关断时的逆向电流，降低开关损耗。S卩，在第4实施方式的二极管单元20a中，不向N型基极层12导入寿命抑制因数， 通过P型半导体层13中的杂质量控制和形成沟槽15得到的几何学构造，来改善关断特性。 因此，与进行基于寿命抑制因数的寿命控制的情况相比，能减少截止时的泄漏电流。该泄漏电流存在温度依赖性，存在越是高温、泄漏电流越大的倾向。在第4实施方式中，因为能降低该泄漏电流，所以能在更高温度下动作。若沟槽15间的间隔、或第一 P型区域13a的宽度大，则难以使第一电极23的电位影响到第一 P型区域13a的宽度方向的整体。因此，期望第一 P型区域13a的宽度为1 ( μ m) 以下。另外，通过将二极管单元20a中设置于阴极侧(第二电极对侧)的N型半导体层 65的膜厚变薄，空穴穿透N型半导体层65，能抑制电子注入。即，能降低从阴极侧向N型基极层12的电子注入效率，能降低关断时的逆向电流，降低开关损耗。接着，图10(b)表示第4实施方式的半导体器件的变形例。该半导体器件具有形成于共同的基板上、并联连接于第一电极23与第二电极M 之间的晶体管单元IOb与二极管单元20b。晶体管单元IOb的集电极侧(第二电极M侧)的构造与所述晶体管单元IOa不同。S卩，在晶体管单元IOb中，在第二电极M上设置P+型半导体区域47及N+型半导体区域46。P+型半导体区域47及N+型半导体区域46在横向上交互布局。在这些P+型半导体区域47及N+型半导体区域46上设置P型半导体层45。P+型半导体区域47的P型杂质浓度比P型半导体层45高，用作与第二电极M欧姆接触的接触区域。通过将N+型半导体区域46设置在集电极侧，能减少空穴注入的面积，降低向N型基极层12的空穴注入效率。在二极管单元20b中，阴极侧(第二电极M侧)的构造也与所述二极管单元20a 不同。即，在二极管单元20b中，在第二电极M上设置P+型半导体区域49及N+型半导体区域48。P+型半导体区域49及N+型半导体区域48在横向上交互布局。在这些P+型半导体区域49及N+型半导体区域48上设置N型半导体层66。N+型半导体区域48的N型杂质浓度比N型半导体层66高，用作与第二电极M欧姆接触的接触区域。通过将P+型半导体区域49设置在阴极侧，能减少电子注入的面积，降低向N型基极层12的电子注入效率。
接着，图11 (a)表示第4实施方式的半导体器件的其他变形例。该半导体器件也具有形成于共通的基板上、并联连接于第一电极23与第二电极 24之间的晶体管单元IOc与二极管单元20b。晶体管单元IOc具有将所述晶体管单元IOa中的P型半导体层(集电极层)51置换为N型半导体层(漏极层)67的金属氧化物半导体场效晶体管 (Metal-Oxide-Semiconductor Field Effect Transistor，M0SFET)构造。接着，图11 (b)表示第4实施方式的半导体器件的再一变形例。该半导体器件也具有形成于共通的基板上、并联连接于第一电极23与第二电极 24之间的晶体管单元IOd与二极管单元20b。该晶体管单元IOd也具有MOSFET构造。另外，在晶体管单元IOd的漏极侧(第二电极M侧)，与图10(b)所示的晶体管单元IOb —样，设有在横向上交互布局的P+型半导体区域47及N+型半导体区域46。尽管描述了某些实施方式，但这些实施方式仅以示例的方式出现，不打算限制本发明的范围。事实上，这里描述的新颖的实施方式能以多种其他方式实施，并且，在不脱离本发明精神的情况下，可对这里描述的实施方式的形式进行各种删减、替代及改变。下面的权利要求及其等同描述用来覆盖落入本发明范围和精神中的这种方式或变更。
权利要求
1.一种半导体器件，其特征在于，具备基极层；设置在所述基极层上的第二导电型半导体层；第一绝缘膜，设置在从所述第二导电型半导体层的表面向所述基极层侧延伸、未到达所述基极层的多个第一沟槽的内壁上；和第一电极，隔着所述第一绝缘膜设置在所述第一沟槽内，并且与所述第二导电型半导体层的表面相接地设置，所述第二导电型半导体层具有由所述第一沟槽夹持的第1第二导电型区域；和第2第二导电型区域，设置在所述第1第二导电型区域与所述基极层之间以及所述第一沟槽的底部与所述基极层之间，所述第2第二导电型区域的第二导电型杂质量比所述第 1第二导电型区域少。
2.根据权利要求1所述的半导体器件，其特征在于， 还具备第一导电型半导体层，设置在所述基极层的设有所述第二导电型半导体层的面的相反侧；第二绝缘膜，设置在从所述第一导电型半导体层的表面向所述基极层侧延伸、未到达所述基极层的多个第二沟槽的内壁上；和第二电极，隔着所述第二绝缘膜设置在所述第二沟槽内，并且与所述第二导电型半导体层的表面相接地设置，所述第一导电型半导体层具有由所述第二沟槽夹持的第1第一导电型区域；和第2第一导电型区域，设置在所述第1第一导电型区域与所述基极层之间以及所述第二沟槽的底部与所述基极层之间，所述第2第一导电型区域的第一导电型杂质量比所述第 1第一导电型区域少。
3.根据权利要求1所述的半导体器件，其特征在于， 还具备第一导电型半导体层，在所述基极层的设有所述第二导电型半导体层的面侧，与所述第二导电型半导体层离开地设置；第二绝缘膜，设置在从所述第一导电型半导体层的表面向所述基极层侧延伸、未到达所述基极层的多个第二沟槽的内壁上；和第二电极，隔着所述第二绝缘膜设置在所述第二沟槽内，并且与所述第二导电型半导体层的表面相接地设置，所述第一导电型半导体层具有由所述第二沟槽夹持的第1第一导电型区域；和第2第一导电型区域，设置在所述第1第一导电型区域与所述基极层之间以及所述第二沟槽的底部与所述基极层之间，所述第2第一导电型区域的第一导电型杂质量比所述第 1第一导电型区域少。
4.根据权利要求1所述的半导体器件，其特征在于，所述第2第二导电型区域的第二导电型杂质浓度比所述第1第二导电型区域低。
5.根据权利要求2所述的半导体器件，其特征在于，所述第2第一导电型区域的第一导电型杂质浓度比所述第1第一导电型区域低。
6.根据权利要求1所述的半导体器件，其特征在于， 所述第2第二导电型区域的厚度比所述第一沟槽的深度小。
7.根据权利要求2所述的半导体器件，其特征在于， 所述第2第一导电型区域的厚度比所述第二沟槽的深度小。
8.根据权利要求1所述的半导体器件，其特征在于， 所述第1第二导电型区域与所述第一电极相接，在所述第2第二导电型区域与所述第一电极之间设置所述第一绝缘膜。
9.根据权利要求2所述的半导体器件，其特征在于， 所述第1第一导电型区域与所述第二电极相接，在所述第2第一导电型区域与所述第二电极之间设置所述第二绝缘膜。
10.根据权利要求1所述的半导体器件，其特征在于， 所述第1第二导电型区域的宽度为Iym以下。
11.根据权利要求2所述的半导体器件，其特征在于， 所述第1第一导电型区域的宽度为Iym以下。
12.—种半导体器件，其特征在于，具备 绝缘层；设置在所述绝缘层上的第一导电型半导体层； 与所述第一导电型半导体层邻接地设置在所述绝缘层上的基极层； 第二导电型半导体层，在所述第一导电型半导体层的相反侧，与所述基极层邻接地设置在所述绝缘层上；第一绝缘膜，设置在从所述第二导电型半导体层的端部向所述基极层侧延伸、未到达所述基极层的多个第一沟槽的侧壁上；第一电极，隔着所述第一绝缘膜设置在所述第一沟槽内，并且与所述第二导电型半导体层的端部相接地设置；和与所述第一导电型半导体层相接地设置的第二电极，所述第二导电型半导体层具有由所述第一沟槽夹持的第1第二导电型区域；和第2第二导电型区域，设置在所述第1第二导电型区域与所述基极层之间以及所述第一沟槽的所述基极层侧的端部与所述基极层之间，所述第2第二导电型区域的第二导电型杂质量比所述第1第二导电型区域少。
13.根据权利要求12所述的半导体器件，其特征在于，还具备第二绝缘膜，所述第二绝缘膜设置在从所述第一导电型半导体层的端部向所述基极层侧延伸、未到达所述基极层的多个第二沟槽的侧壁上，所述第二电极隔着所述第二绝缘膜设置在所述第二沟槽内，并且与所述第一导电型半导体层的端部相接，所述第一导电型半导体层具有 3由所述第二沟槽夹持的第1第一导电型区域；和第2第一导电型区域，设置在所述第1第一导电型区域与所述基极层之间以及所述第二沟槽的所述基极层侧的端部与所述基极层之间，所述第2第一导电型区域的第一导电型杂质量比所述第1第一导电型区域少。
14.根据权利要求12所述的半导体器件，其特征在于，所述第2第二导电型区域的第二导电型杂质浓度比所述第1第二导电型区域低。
15.根据权利要求13所述的半导体器件，其特征在于，所述第2第一导电型区域的第一导电型杂质浓度比所述第1第一导电型区域低。
16.一种半导体器件，其特征在于，具备晶体管单元与二极管单元，所述晶体管单元与二极管单元并联连接于第一电极与第二电极之间，所述第一电极设置在具有第一面以及其相反侧的第二面的第一导电型基极层中的所述第一面侧，所述第二电极设置在所述第二面侧， 所述晶体管单元具有设置在所述第一导电型基极层上的第二导电型基极层；设置在所述第二导电型基极层上并与所述第一电极相接的第一导电型半导体区域；和贯通所述第二导电型基极层地设置的沟槽栅， 所述二极管单元具有设置在所述第一导电型基极层上的第二导电型半导体层；绝缘膜，设置在从所述第二导电型半导体层的表面向所述第一导电型基极层侧延伸、 未到达所述第一导电型基极层的多个沟槽的内壁上；和埋入电极，隔着所述绝缘膜设置在所述沟槽内，并与所述第一电极连接， 所述第二导电型半导体层具有第1第二导电型区域，所述第1第二导电型区域具有由所述沟槽夹持的部分以及与所述第一电极相接的部分；和第2第二导电型区域，设置在所述第1第二导电型区域与所述第一导电型基极层之间以及所述沟槽的底部与所述第一导电型基极层之间，所述第2第二导电型区域的第二导电型杂质量比所述第1第二导电型区域少。
17.根据权利要求16所述的半导体器件，其特征在于，所述第2第二导电型区域的第二导电型杂质浓度比所述第1第二导电型区域低。
18.根据权利要求16所述的半导体器件，其特征在于， 所述第2第二导电型区域的厚度比所述沟槽的深度小。
19.根据权利要求16所述的半导体器件，其特征在于， 所述第1第二导电型区域的宽度为Iym以下。
20.根据权利要求16所述的半导体器件，其特征在于，所述第2第二导电型区域与所述第一电极和所述埋入电极不相接。
全文摘要
根据实施方式，半导体器件具备基极层；设置在基极层上的第二导电型半导体层；第一绝缘膜，设置在从第二导电型半导体层的表面向基极层侧延伸、未到达基极层的多个第一沟槽的内壁上；和第一电极，隔着第一绝缘膜设置在第一沟槽内，并且与第二导电型半导体层的表面相接。第二导电型半导体层具有由第一沟槽夹持的第1第二导电型区域；和第2第二导电型区域，设置在第1第二导电型区域与基极层之间以及第一沟槽的底部与基极层之间，该第2第二导电型区域的第二导电型杂质量比第1第二导电型区域少。
文档编号H01L29/06GK102412289SQ20111027428
公开日2012年4月11日 申请日期2011年9月15日 优先权日2010年9月21日
发明者北川光彦 申请人:株式会社东芝