专利名称：浮栅型半导体存储器件及其制造方法
技术领域：
示例性实施例总的来说涉及一种半导体器件及其制造方法，更具体而言，涉及浮栅型非易失性存储器件及其制造方法。
背景技术：
因为在没有电源的情况下保留数据而闻名的非易失性存储器件根据数据存储方法的类型可以分为电荷陷阱型或浮栅型。电荷陷阱型非易失性存储器件通过在非易失性存储器件中的电荷陷阱层中存储电荷来存储数据。浮栅型非易失性存储器件通过在非易失性存储器件中的浮栅中存储电荷来存储数据。组成浮栅型非易失存储器的部分包括形成在衬底之上的隧道绝缘层、浮栅、电荷阻挡层和控制栅。隧道绝缘层起i^owler-NordheinKF-N)隧穿的能量势垒的作用。浮栅用作存储电荷的基本数据存储处。此外，电荷阻挡层用作防止浮栅中的电荷运动至控制栅电极的隔离层。在浮栅型非易失性存储器件中，当对控制栅电极施加编程电压时F-N隧穿效应允许沟道中的电荷通过隧道绝缘层被注入到浮栅中。然后，存储器单元的阈值电压会被注入至孵栅中的电荷升高，并且通过读取阈值电压，存储器单元的数据内容可以被解释为“0”。为了更高的集成度而降低单元面积会导致非易失性存储器件编程特性的严重降低，因为单元面积的降低导致耦合比的降低。这种类型的耦合比降低对于使用电荷陷阱层存储数据的电荷陷阱型非易失性存储器件而言可能不是问题；但是，对于使用浮栅存储数据的浮栅型非易失性存储器件而言，降低的耦合比会导致编程特性的降低。图1示出了现有浮栅型非易失性存储器件中与单元面积降低有关的模拟耦合比变化。在图1中，X轴表示电荷阻挡层的厚度，Y轴表示耦合比。此外，A、B和C表示高集成化的程度。高集成化的程度从A至B至C增加(SP，A<B<C)。如能够从图1理解的，更高的集成化的程度导致耦合比的更多的降低。虽然通过降低电荷阻挡层厚度多少能够提高耦合比，但是这种提高不足以充分防止由于高集成化的程度增加而发生的耦合比的严重降低。已知一些技术用于提高浮栅型非易失性存储器件的耦合比，但是并不被认为是令人满意的。第一种是增加浮栅的高度或降低隧道绝缘层的厚度。但是，增加浮栅的高度会使得难以提高存储器件高集成化的程度。同样，降低隧道绝缘层的厚度可能导致存储器件的数据保留特性和循环特性降低，因为可能发生电荷泄漏。第二种是降低电荷阻挡层的厚度。但是，电荷阻挡层厚度的降低会导致由于浮栅与控制栅电极之间泄漏电流的增加而造成的电荷存储能力的降低以及绝缘击穿电压降低。 因此，存在使用高电压执行编程操作的困难。通常，电荷阻挡层具有下氧化物层、中间氮化物层和上氧化物层的ONO层叠结构。 如果降低电荷阻挡层的厚度来提高耦合比，则在执行编程操作时电荷阻挡层不能充分发挥作用。即，当执行编程操作时，(1)存储在浮栅中的电荷被移动至电荷阻挡层并被电荷阻挡层的氮化物层捕获；或者O)电荷通过电荷阻挡层被移动至控制栅电极，从而存储器单元的阈值电压没有被适当地升高。这被称为编程饱和现象。即使对控制栅电极施加高编程电压，存储器单元的阈值电压也不会升高特定的值或更高。此外，由于随着电荷阻挡层厚度的降低泄漏电流进一步增加，从而发生编程饱和现象的编程电压(即，编程饱和电压)进一步被降低。图2A和图2B示出了现有浮栅型非易失性存储器件的电荷阻挡层的能带图。具体而言，图2A和图2B示出了由下氧化物层、氮化物层和上氧化物层(0/N/0)形成电荷阻挡层的实例。图2A示出了存储在浮栅中的电荷通过下氧化物层移动并在氮化物层中被捕获的实例。被捕获的电荷可以通过上氧化物层运动至控制栅电极。在此，电荷从浮栅中排出可以被暂时地降低至一定程度，因为下氧化物层的带隙能量被氮化物层中捕获的电荷升高。图2B示出了通过对控制栅电极施加更高的电压来提高对电荷阻挡层施加的电场的实例。通过对电荷阻挡层施加的电场将存储在浮栅中的电荷移动至控制栅电极。此外， 空穴被从控制栅电极注入到电荷阻挡层中。被注入的空穴通过上氧化物层被移动至氮化物层，然后与氮化物层中捕获的电荷复合。据此，下氧化物层的带隙能量被再次降低，而存储在浮栅中的电荷继续被排放至控制栅电极。即，发生编程饱和现象，并因此编程饱和电压逐渐被降低。此外，通过进一步降低电荷阻挡层的厚度，编程饱和现象可能变得严重。结果，虽然通过降低电荷阻挡层的厚度可以提高耦合比，但是编程饱和现象可以使得难以执行要求更高编程电压的多电平单元编程。另外，由于单元面积的降低的原因，所以相邻存储器单元之间的间隔被降低。由于这一原因，为了获得间隙填充余量，降低电荷阻挡层的厚度的方法是已知的。但是，如上所述，由于泄漏电流随着电荷阻挡层厚度的降低而进一步被升高，从而编程饱和电压被进一步降低。
发明内容
本发明的示例性实施例涉及一种浮栅型非易失性存储器件及其制造方法，其提高了耦合比并且还提供适用于防止编程饱和现象的结构。根据本说明书一个实施例的浮栅型非易失性存储器件包括隧道绝缘层、形成在隧道绝缘层上的浮栅、形成在浮栅之上的控制栅电极、插入在浮栅与控制栅电极之间的电荷阻挡层以及插入在电荷阻挡层与控制栅电极之间或浮栅与电荷阻挡层之间的势垒层。此外，制造根据本说明书的一个实施例的浮栅型非易失性存储器件的方法包括以下步骤在衬底之上形成隧道绝缘层和用于浮栅的导电图案；沿着形成有用于浮栅的导电图案的所得结构的整个表面形成电荷阻挡层；在电荷阻挡层之上形成用于控制栅电极的导电层，其中在形成用于浮栅的导电层之后或在形成电荷阻挡层之后形成势垒层。
图1是表示现有浮栅型非易失存储器件的耦合比随单元面积降低的变化模拟图；图2A和图2B示出了现有浮栅型非易失性存储器件的电荷阻挡层的能带图；图3是根据本发明一个示例性实施例的浮栅型非易失性存储器件的布局图；图4A至图7B是表示制造根据本发明一个示例性实施例的浮栅型非易失性存储器件的方法的工艺截面图；图8A和图8B是表示根据本发明的一个实施例的浮栅型非易失性存储器件的截面图；图9A和图9B是表示根据本发明的一个实施例的浮栅型非易失性存储器件的截面图；图IOA和图IOB是表示根据本发明的一个实施例的浮栅型非易失性存储器件的截面图；图IlA和图IlB是表示根据本发明的一个实施例的浮栅型非易失性存储器件的截面图；图12A和图12B是表示根据本发明的一个实施例的浮栅型非易失性存储器件的截面图；图13是表示根据本发明的一个实施例的具有3D结构的浮栅型非易失性存储器件的截面图；图14是表示能够用作势垒层的材料的特性的曲线图；图15示出了当执行根据本说明书的一个示例性实施例的浮栅型非易失性存储器件的编程操作时的能带图；以及图16是表示当执行根据本说明书的一个示例性实施例的浮栅型非易失性存储器件的编程操作时存储器单元阈值电压变化的曲线图
具体实施例方式下面将参照附图详细地描述本发明的实施例。提供附图是为了使本领域普通技术人员理解本说明书的实施例的范围。图3是根据本发明一个示例性实施例的浮栅型非易失性存储器件的布局图。如图3中所示，通过形成在场区F中的线型的隔离层限定有源区A。在衬底上沿着第一方向A-A’形成位线，以及在衬底上沿着与第一方向交叉的第二方向B-B’形成字线。图4A-图4B、图5A-图5B、图6A-图6B以及图7A-图7B是表示制造根据本发明示例性实施例的浮栅型非易失性存储器件的方法的截面图。图4A、图5A、图6A和图7A是沿图1的第一方向A-A，的截面图，图4B、图5B、图6B和图7B是沿着图1的第二方向B-B’ 的截面图。参照图4A和图4B，例如可以由氧化物层形成的隧道绝缘层11被形成在衬底10之上。在隧道绝缘层11上形成用于浮栅的导电层12。在此，导电层12可以由多晶硅层形成。在导电层12上形成硬掩模层13。在此，考虑到与之前形成的层的刻蚀选择性，硬掩模层13可以由氮化物层形成。在硬掩模层13上形成沿着第一方向延伸的线型的隔离掩模图案14。参照图5A-图5B，通过使用隔离掩模图案14作为刻蚀阻挡部来刻蚀硬掩模层13、 导电层12和隧道绝缘层11。将衬底10也刻蚀至一定深度以形成隔离沟槽。然后用绝缘材料填充隔离沟槽以形成隔离层15。据此，形成有源区和场区。例如，通过刻蚀隔离层15至一定的深度来控制有效场氧化物高度(EFH)可以提高浮栅与电荷阻挡层(通过后续工艺形成)接触的面积。在图中，被刻蚀了的衬底用“ 10A”标记，被刻蚀了的隧道绝缘层用“ 11A”标记，用于浮栅的导电图案用“ 12A”标记，硬掩模图案用“ 13A”标记。如图6A-图6B所示，去除硬掩模13A以暴露出用于浮栅的导电图案12A的表面。 然后，在包括导电图案12A的所得表面上形成电荷阻挡层16。注意，可以在没有去除硬掩模图案13A的情况下形成电荷阻挡层16。此外，在形成电荷阻挡层16之前，可以使用于浮栅的导电图案12A经历根据本发明实施例的硝化处理工艺。可以使用热硝化工艺或等离子体硝化工艺来执行针对导电图案12A的硝化处理工艺。例如，可以在温度为约400°C至 600°C、压力为0. ITorr至0. 2Torr、功率1000W至2000W以及浓度约为15%的条件下使用约1/0. 2L的氩(Ar)气和氮(N)气执行等离子体硝化工艺。电荷阻挡层16可以是具有下氧化物层、中间氮化物层和上氧化物层的层叠结构的ONO层。但是，在图6A-图6B中，用一个层绘制电荷阻挡层16 (其可以包括下氧化物层、 氮化物层和上氧化物层)，但是应当容易地理解，电荷阻挡层16可以包括多个层。下氧化物层和上氧化物层可以包括二氧化硅SiO2，氮化物层可以包括氮化硅Si3N4。然后，在电荷阻挡层16上形成势垒层17。势垒层17用于防止空穴从后续工艺形成的控制栅电极被注入到电荷阻挡层16中。势垒层17可以由具有比电荷阻挡层16更高的价带偏移的材料制成，具体地是氧化物层。作为替代的方案，势垒层17可以由具有比电荷阻挡层16材料的介电常数更高的介电常数的材料形成，具体地是氧化物层和氮化物层。 例如，势垒层17可以由Al2O3层形成。可以通过使用三甲基铝(TMA)气体、Ar气和O3气在350°C至500°C的温度范围根据原子层沉积(ALD)法形成势垒层17。然后，可以执行热处理工艺。可以使用加热炉或快速热退火(RTA)法在700°C至 1100°c的温度范围执行热处理工艺。通过热处理工艺，势垒层17的组织(tissue)变得细致，从而更有效地切断泄漏电流。作为替代的方案，可以在形成用于控制栅电极的导电层18 的工艺之后执行热处理工艺。如图7A-图7B所示，在形成有势垒层17的整个结构上形成用于控制栅电极的导电层18。在用于控制栅电极的导电层18上形成沿第二方向延伸的控制栅掩模图案(未示出)。使用控制栅掩模(未示出)作为刻蚀阻挡部来刻蚀用于控制栅电极的导电层18、 势垒层17、电荷阻挡层16、用于浮栅的导电图案12A和隧道绝缘层IlA0据此，形成栅图案， 每个所述图案都具有隧道绝缘层11B、浮栅12B、电荷阻挡层16A、势垒层17A和控制栅电极 18A。
在本发明的一个实施例中，在衬底10之上形成隧道绝缘层11和用于浮栅电极的导电层12，并将用于浮栅的导电层12和隧道绝缘层11图案化以形成已经描述过的隔离层 15。此外，根据本发明的一个实施例，可以在衬底中形成隔离层之后形成隧道绝缘层和用于浮栅的导电层。此外，在本发明的一个实施例中，作为一个实例，可以在电荷阻挡层16上形成势垒层17。再根据本发明的一个实施例，可以在与浮栅12B的侧壁对应的区域上形成势垒层 17。另外，可以在势垒层17上形成另外的氧化物层。为了在与浮栅12B的侧壁对应的区域上形成势垒层17，例如，在形成电荷阻挡层16之后在所得表面上形成势垒层17，然后执行刻蚀工艺以使势垒层17仅保留在与浮栅12B的侧壁对应的区域上。此外，在本发明的一个实施例中，势垒层17可以被形成在电荷阻挡层16之下。图8A-图8B是示出涉及根据本发明的实施例的栅图案结构的浮栅型非易失性存储器件的截面图。图8A是沿第一方向A-A’的截面图，图8B是沿第二方向B-B ’的截面图。如图8A-图8B所示，根据本发明一个实施例的浮栅型非易失性存储器件具体包括衬底20上的隧道绝缘层21，在衬底20中形成了源区/漏区S/D。在隧道绝缘层21上形成浮栅22，在浮栅22上形成控制栅电极25。在浮栅22与控制栅电极25之间形成电荷阻挡层23。在浮栅22上形成电荷阻挡层23之后，在所得表面上形成势垒层24，因此势垒层被形成在电荷阻挡层23与控制栅电极25之间。势垒层M也可以被形成在浮栅22与电荷阻挡层23之间。形成隔离层沈以限定和绝缘有源区。在本申请的说明书中，术语“上”和“之上”不是用于以排他的方式限定意思。“上”的意思不仅限于某些物质直接形成在其他物质顶部，还包括某些物质形成在其他物质顶部或“之上”的可能性，“之上”的意思不排除某些物质直接形成在其他物质顶部或“上”的可能性。电荷阻挡层23可以具有多层层叠结构。例如，电荷阻挡层23可以包括下氧化物层23A、氮化物层2 和上氧化物层23C，并且被形成为30A至300A的厚度D2。可以将下氧化物层23A形成为> IOA至IOOA的厚度。可以将氮化物层2 形成为IOA至IOOA的厚度，并且可以将上氧化物层23C形成为IOA至IOOA的厚度。此外，势垒层M可以包括 Al2O3并且被形成为IA至50A的厚度。电荷阻挡层23和势垒层M的总厚度(即D2+D3) 可以被形成为30A至350A的厚度。如上所述，势垒层M将电荷阻挡层23与控制栅电极25分隔开，从而防止控制栅电极25中的空穴通过势垒层M被传输。具体而言，即使在电荷阻挡层23的厚度被降低的情况下，形成在电荷阻挡层23上的势垒层M防止浮栅22与控制栅电极25之间的泄漏电流。图9A-图9B是表示根据本发明一个实施例的浮栅型非易失性存储器件的栅图案结构的变化形式的截面图。图9A是沿第一方向A-A’的截面图，图9B是沿第二方向B-B’ 的截面图。如图9A-9B所示，根据本发明一个实施例的浮栅型非易失性存储器件具体包括形成在衬底30上的隧道绝缘层31，在衬底30中形成了源区/漏区S/D。在隧道绝缘层31上形成浮栅32，在浮栅32上形成控制栅电极35。在浮栅32与控制栅电极35之间形成电荷阻挡层33以覆盖浮栅32的侧壁和上部，但是仅在覆盖浮栅32的电荷阻挡层33的侧壁区域上形成势垒层汹。
可以将势垒层34形成在浮栅32与电荷阻挡层33之间。例如，在形成覆盖浮栅32 的势垒层34之后，可以执行干法刻蚀工艺以使势垒层34仅保留在与浮栅32的侧壁对应的区域上。作为替代的方案，在形成覆盖形成在浮栅32上的电荷阻挡层33的势垒层34之后， 可以执行干法刻蚀工艺以使势垒层34仅保留在与浮栅32的侧壁对应的区域上。如上所述，如果势垒层仅形成在与浮栅32的侧壁对应的区域上，则可以有效地阻挡浮栅32与控制栅电极35之间的泄漏电流。如果使用沉积工艺形成电荷阻挡层33，则在浮栅32的侧壁上形成具有相对较薄厚度的电荷阻挡层33。据此，从浮栅32的侧壁产生更多的泄漏电流。因此，如上所述，如果仅在浮栅32的侧壁上形成势垒层34，则可以有效阻挡泄漏电流。图IOA-图IOB是表示根据本发明一个实施例的浮栅型非易失性存储器件的栅图案结构的变化形式的截面图。图IOA是沿第一方向A-A’的截面图，图IOB是沿第二方向 B-B，的截面图。如图IOA-图IOB所示，根据本发明一个实施例的浮栅型非易失性存储器件具体包括形成在衬底40上的隧道绝缘层41，在衬底40中形成了源区/漏区S/D。在隧道绝缘层41上形成浮栅42，在浮栅42上形成控制栅电极45。在浮栅42与控制栅电极45之间形成电荷阻挡层43，在电荷阻挡层43上形成势垒层44。另外，在势垒层44上形成氧化物层 47。在此，可以使用沉积工艺或热处理工艺形成氧化物层47。氧化物层47可以具有小于或等于30 A的厚度。如上所述，如果在势垒层44上进一步形成氧化物层47，则可以有效地阻挡浮栅42 与控制栅电极45之间的泄漏电流。图IlA-图IlB是表示根据本发明一个实施例的浮栅型非易失性存储器件的栅图案结构的变化形式的截面图。图IlA是沿第一方向A-A’的截面图，图IlB是沿第二方向 B-B，的截面图。根据本发明一个实施例的浮栅型非易失性存储器件具体包括形成在衬底50上的隧道绝缘层51，在衬底50中形成了源区/漏区S/D。在隧道绝缘层51上形成浮栅52，在浮栅52上形成控制栅电极55。在浮栅52与控制栅电极55之间形成电荷阻挡层53以覆盖浮栅52的侧壁和上部，但是仅在覆盖浮栅52的电荷阻挡层53的侧壁区域上形成势垒层M。 另外，例如通过在浮栅52的表面上执行硝化处理工艺来在浮栅52与电荷阻挡层53之间形成氮化物层52A。可以使用热硝化工艺或等离子体硝化工艺来执行用于硝化浮栅52的表面的硝化处理工艺。例如，可以在温度为约400°C至600°C、压力为0. ITorr至0. 2Torr、功率1000W 至2000W以及浓度约为15%的条件下使用约1/0. 2L的氩(Ar)气和氮(N)气来执行等离子体硝化工艺。如上所述，如果通过对浮栅52的表面执行硝化处理工艺来在浮栅52与电荷阻挡层53之间形成氮化物层52A，则可以防止由于来自隔离层56或浮栅52的材料的扩散引起的污染，从而能够提高器件的可靠性。此外，可以防止在后续热处理工艺中发生鸟嘴效应。 用于硝化浮栅的表面的硝化处理工艺也可以应用到其他实施例中。图12A-图12B是表示根据本发明一个实施例的浮栅型非易失性存储器件的截面图。图12A是沿第一方向A-A，的截面图，图12B是沿第二方向B-B，的截面图。根据本发明一个实施例的浮栅型非易失性存储器件具体包括形成在衬底60上的隧道绝缘层61，在衬底60中形成了源区/漏区S/D。在隧道绝缘层61上形成浮栅62，在浮栅62上形成控制栅电极65。在浮栅62与控制栅电极65之间形成电荷阻挡层63以覆盖浮栅62的侧壁和上部，但是仅在覆盖浮栅62的电荷阻挡层63的侧壁区域上形成势垒层64。 另外，在浮栅62上进一步形成硬掩模层67。硬掩模层67用于形成用于隔离的沟槽，并且硬掩模层67可以由氮化物层形成 (参考图5A和图5B)。剩余的硬掩模层67可以具有10 A至200 A的厚度。如上所述，如果硬掩模层67保留在浮栅52上，则可以防止浮栅52上部宽度的降低，并因此可以防止电场集中在浮栅52的上部。硬掩模层也可以应用到其他实施例中。图13是表示根据本发明一个实施例的具有3D结构的浮栅型非易失性存储器件的截面图。如图13所示，根据本发明一个实施例的具有3D结构的浮栅型非易失性存储器件包括交替层叠在衬底70之上的多个控制栅电极72和多个层间电介质层71以及具有掩埋在凹陷区中的层间电介质层71的浮栅75。此外，在浮栅75与控制栅电极72之间形成电荷阻挡层74和势垒层73。下面描述制造根据本发明一个实施例的浮栅型非易失性存储器件的方法。首先在衬底70之上交替形成层间电介质层71和用于控制栅电极72的导电层。通过刻蚀层间电介质层71和导电层形成用于沟道的沟槽。通过使在用于沟道的沟槽的内壁上暴露出来的层间电介质层71凹陷至一定深度来形成用于浮栅的区域。然后，在用于沟道的沟槽的表面上形成势垒层73和电荷阻挡层74。在通过用导电材料填充用于浮栅的区域而形成浮栅75 之后，在用于沟道的沟槽的内壁上形成隧道绝缘层76。然后在用于沟道的沟槽内形成沟道 77。据此，形成多个存储器单元，所述存储器单元沿着突出于衬底70的沟道77而层叠并且被配置为具有形成在电荷阻挡层74与控制栅电极72之间的势垒层73。在某些实施例中，可以使用牺牲层制造浮栅型非易失性存储器件。首先，在衬底之上交替形成多个层间电介质层和多个牺牲层之后，通过刻蚀层间电介质层和牺牲层来形成用于沟道的沟槽。通过使在用于沟道的沟槽的内壁上暴露出的层间电介质层凹陷至一定深度来形成浮栅区。通过用导电材料填充浮栅区来形成浮栅。在用于沟道的沟槽的内壁上形成隧道绝缘层之后，由沟道材料形成沟道。在通过刻蚀层间电介质层和牺牲层形成沟槽之后，通过去除在沟槽的内壁上暴露出的牺牲层来形成控制栅电极区。在沿着沟槽的表面形成电荷阻挡层和势垒层之后，通过用导电材料填充控制栅电极区来形成控制栅电极。如上所述，如果在具有3D结构的浮栅型非易失性存储器件中形成势垒层73，可以有效地阻挡泄漏电流。从而，可以改善存储器件的特性。图14是表示能够用于势垒层的材料的特性的图。在X轴中，材料名称下面的数字表示介电常数。带隙能量和价带偏移在Y轴中表示。如上所述，势垒层可以由具有比电荷阻挡层更大的价带偏移或更高的介电常数的材料形成。在这种情况下，可以有效地阻止空穴的注入。势垒层的材料可以具有比用作现有电荷阻挡层的上氧化物层的SW2层的材料更大的价带偏移或更高的介电常数。Al2O3层具有约为SiO2层的介电常数2. 3倍的介电常数。 因此，Al2O3层的耦合比非常高，虽然Al2O3层和SiO2层具有相同的物理厚度。因此，如果形成具有比电荷阻挡层更高介电常数的势垒层从而获得期望的耦合比，则与现有技术相比， 可以降低电荷阻挡层的厚度。此外，Al2O3层具有比SW2层低0. 2eV的带隙，但是具有比SW2层高0. 5eV的价带偏移。因此，可以将用于防止空穴从控制栅电极被注入到电荷阻挡层中的势垒余量提高那么多。如上所述，由于形成具有比电荷阻挡层23更高的价带偏移的势垒层，所以可以有效地阻止空穴的注入。因此，可以改善存储器件的数据保持特性和循环特性。即，如果在浮栅型非易失性存储器件中使用由Al2O3层形成的势垒层，则电荷阻挡层和势垒层的总厚度比现有电荷阻挡层的厚度更小，但是能够具有增加的势垒余量。因此， 可以提高浮栅型非易失性存储器件的耦合比，并且可以防止由泄漏电流引起的编程饱和现象。图15示出了当根据本发明一个示例性实施例执行浮栅型非易失性存储器件的编程操作时的能带图。图15示出了执行编程操作时的能带变化。在图15中，实线与根据本发明示例性实施例的器件有关，并且表示电荷阻挡层的氮化物层、上氧化物层和势垒层(NAVAl2O3)的能带图。此外，虚线与未采用势垒层的现有器件有关，并且表示电荷阻挡层的氮化物层和上氧化物层(N/0)的能带图。如图15所示，如果仅形成电荷阻挡层(参考虚线)，则势垒余量小，因为上氧化层具有小的价带偏移。因此，空穴从控制栅电极被注入到电荷阻挡层中。被注入的空穴通过上氧化层，然后移动至氮化物层，从而与氮化物层中捕获的电荷复合。这降低了下氧化物层的带隙能量。因此，存储在浮栅中的电荷继续被排放至控制栅电极，从而产生编程饱和现象。但是，如果如本发明的示例性实施例那样形成势垒层(参考实线)，则可以阻止来自控制栅电极的空穴注入，因为提高了势垒余量。因此可以防止空穴注入。图16是表示当执行根据本发明的示例性实施例的浮栅型非易失性存储器件的编程操作时的存储器单元阈值电压变化的曲线图。在图16中，X轴表示编程电压，Y轴表示被编程的存储器单元的阈值电压。此外，实线表示采用了根据本发明示例性实施例的势垒层， 虚线表示未采用势垒层。从曲线图中可以看出，如果仅形成了电荷阻挡层(参考虚线)，则发生编程饱和现象，在编程饱和现象中，在特定编程电压或更高的编程电压下，存储器单元的阈值电压不再升高。但是，可以看出，如果使用根据本发明示例性实施例的势垒层(参考实线)，则不发生编程饱和现象。如上所述，在根据本发明示例性实施例的浮栅型存储器件中，通过在电荷阻挡层与控制栅电极之间插入势垒层可以防止空穴从控制栅电极被注入到电荷阻挡层中。因此， 虽然降低了电荷阻挡层的厚度，但是可以防止在编程操作中控制栅电极中的空穴被移动至电荷阻挡层的氮化物层然后与氮化物层中捕获的电荷复合的问题。即，可以防止编程饱和现象。另外，如果使用由Al2O3层形成的势垒层，则可以降低电荷阻挡层的厚度。因此，可以提高耦合比并且还可以有效防止编程饱和现象。
权利要求
1.一种浮栅型半导体存储器件，包括 隧道绝缘层；浮栅，所述浮栅形成在所述隧道绝缘层上； 控制栅电极，所述控制栅电极形成在所述浮栅之上； 电荷阻挡层，所述电荷阻挡层形成在所述浮栅与所述控制栅电极之间；以及势垒层，所述势垒层形成在所述电荷阻挡层与所述控制栅电极之间的一个或多个区域以及所述浮栅与所述电荷阻挡层之间的区域中。
2.如权利要求1所述的浮栅型非易失性存储器件，其中所述势垒层仅形成在与所述浮栅的两个侧壁对应的区域上。
3.如权利要求1所述的浮栅型半导体存储器件，其中所述电荷阻挡层具有下氧化物层、中间氮化物层和上氧化物层的层叠结构。
4.如权利要求1所述的浮栅型半导体存储器件，其中所述势垒层由比所述电荷阻挡层的材料具有更大的价带偏移的材料形成。
5.如权利要求1所述的浮栅型半导体存储器件，其中所述势垒层由比所述电荷阻挡层的材料具有更高的介电常数的材料形成。
6.如权利要求1所述的浮栅型半导体存储器件，其中所述势垒层由Al2O3层形成。
7.如权利要求1所述的浮栅型半导体存储器件，其中所述浮栅的表面经历了硝化处理工艺。
8.如权利要求1所述的浮栅型半导体存储器件，还包括形成在所述势垒层上的氧化物层。
9.如权利要求1所述的浮栅型半导体存储器件，还包括硬掩模，所述硬掩模形成在所述浮栅与形成在各个浮栅上的电荷阻挡层之间。
10.如权利要求1所述的浮栅型半导体存储器件，其中所述电荷阻挡层具有30A至 300 A的厚度。
11.如权利要求1所述的浮栅型半导体存储器件，其中所述势垒层具有1A至50 A的厚度。
12.如权利要求1所述的浮栅型半导体存储器件，其中所述电荷阻挡层和势垒层的总厚度为30 A至350 A。
13.—种制造浮栅型半导体存储器件的方法，所述方法包括以下步骤 在衬底之上形成隧道绝缘层和用于浮栅的导电图案；在形成有所述用于浮栅的导电图案的所得结构的表面上形成电荷阻挡层；在所述电荷阻挡层之上形成用于控制栅电极的导电层；以及在形成所述用于浮栅的导电图案之后或在形成所述电荷阻挡层之后形成势垒层。
14.如权利要求13所述的方法，其中形成所述势垒层的步骤包括以下步骤 在形成有所述用于浮栅的导电图案的所得结构或形成有所述电荷阻挡层的所得结构的表面上形成所述势垒层；以及刻蚀所述势垒层以使所述势垒层保留在与所述用于浮栅的导电图案的侧壁对应的区域上。
15.如权利要求13所述的方法，其中形成所述电荷阻挡层的步骤包括以下步骤顺序地形成下氧化物层、中间氮化物层和上氧化物层。
16.如权利要求13所述的方法，还包括以下步骤在形成所述势垒层之后，在所述势垒层上形成氧化物层。
17.如权利要求13所述的方法，其中所述势垒层由比所述电荷阻挡层的材料具有更大价带偏移的材料形成。
18.如权利要求13所述的方法，其中所述势垒层由比所述电荷阻挡层的材料具有更高介电常数的材料形成。
19.如权利要求13所述的方法，其中所述势垒层由Al2O3层形成。
20.如权利要求13所述的方法，其中在形成所述隧道绝缘层和所述用于浮栅的导电图案之后使所述用于浮栅的导电图案的表面经历硝化处理工艺。
21.如权利要求20所述的方法，其中通过在温度为400°C至600°C、压力为0.ITorr至 0. 2Torr以及功率为IOOOw至2000W的条件下并使用Ar气和队气的等离子体硝化工艺来执行所述硝化处理工艺。
22.如权利要求13所述的方法，其中形成所述隧道绝缘层和所述用于浮栅的导电图案的步骤包括以下步骤在所述衬底之上形成隧道绝缘层和用于浮栅的导电层；在所述用于浮栅的导电层上形成硬掩模图案；通过使用所述硬掩模图案作为刻蚀阻挡部来刻蚀所述用于浮栅的导电层、所述隧道绝缘层和所述衬底，据此形成隔离沟槽；以及通过用绝缘材料填充所述隔离沟槽形成隔离层。
23.如权利要求22所述的方法，其中当形成所述电荷阻挡层时，用保留在所述用于浮栅的导电图案上的硬掩模形成所述电荷阻挡层。
24.如权利要求13所述的方法，还包括以下步骤在形成所述势垒层之后，刻蚀所述势垒层以使所述势垒层仅保留在与所述用于浮栅的导电图案的侧壁对应的区域上。
25.如权利要求13所述的方法，还包括以下步骤在形成所述势垒层之后，执行热处理工艺。
26.如权利要求25所述的方法，其中在700°C至1100°C的温度范围内使用加热炉或快速热退火法来执行所述热处理工艺。
全文摘要
本发明提供了一种浮栅型半导体存储器件及其制造方法。所述器件包括隧道绝缘层、形成在隧道绝缘层上的浮栅、形成在浮栅之上的控制栅电极、形成在浮栅和控制栅电极之间的电荷阻挡层以及势垒层，所述势垒层形成在电荷阻挡层和控制栅电极之间的一个或多个区域、浮栅与电荷阻挡层之间的区域上以及与浮栅的侧壁对应的区域上。
文档编号H01L27/115GK102569303SQ20111036776
公开日2012年7月11日 申请日期2011年11月18日 优先权日2010年11月18日
发明者韩坰录 申请人:海力士半导体有限公司