专利名称：功率mosfet器件的制作方法
技术领域：
本实用新型涉及ー种MOSFET器件，尤其是一种功率MOSFET器件，属于功率MOSFET器件的技术领域。
背景技术：
沟槽型功率MOSFET器件(Trench MOSFET)通常可以获得更高的单位面积电流密度，因此是ー种提高产品性价比的重要技术选择。缩小器件芯片面积可以有效的降低器件的制造成本，但是通过直接缩小器件的有源区面积会降低器件导通电流的能力，并不可取，那么ー种不影响器件耐压性能并且更为紧凑的終端保护区结构就会具备更有竞争カ的成本优势。目前，中国专利ZL 200710302461.4中公开了《ー种深沟槽大功率MOS器件及 其制造方法》，其涉及了ー种利用四次光刻技术制造的沟槽型功率MOS器件；所述沟槽型功率MOS器件的结构如中国专利ZL 200710302461.4中附图4所示。所述中国专利ZL200710302461. 4发明的基本思想是沟槽型功率MOS器件，在所述MOS器件的截面上，包括由沟槽型元胞构成的器件有源区和采用沟槽型结构形成的器件終端保护区；所述终端保护区包括沟槽型的保护环和沟槽型的截止环；所述沟槽型的保护环和沟槽型的截止环的两侧均设置有P阱层，并且相应沟槽伸入至P阱层下方的N型外延层内。所述中国专利ZL200710302461. 4还公开了形成MOS器件结构的制造方法，所述制造方法公开了利用四次光刻形成MOS结构，其包括使用沟槽光刻版形成沟槽，使用源极光刻版形成源扱，使用孔光刻版形成孔，使用金属光刻版形成金属电极。如中国专利ZL 200710302461. 4中附图4所示，所述器件的終端保护区包括位于内圈的至少ー个保护环和位于外圈的一个截止环所组成，所述截止环包括一个沟槽型的截止环和位于沟槽外侧的P阱层或者上方带N+注入区域的P阱层，所述截止环占据了整个终端保护区宽度的30%-40%，因此，若采用中国专利ZL 200710302461. 4中所介绍的沟槽型功率MOS器件及其制造方法，那么所述MOS器件制造成本下降空间将非常有限。此外，由于所述沟槽型截止环两侧均设置有P阱层，沟槽伸入至P阱层下方的N型外延层内，沟槽外侧的P阱层上方设置有N+注入区域，所以，在器件耐压工作时，真正起到漏电截止作用的是所述沟槽，此时沟槽内填充的导电多晶硅具有高电位，而所述沟槽外侧的N+注入区域被P阱层所包含并且又位于沟槽外側，因此N+注入区域基本不具有漏电截止作用。
发明内容本实用新型的目的是克服现有技术中存在的不足，提供一种功率MOSFET器件，其结构紧凑，降低了 MOSFET器件的制造成本，提高了 MOSFET器件的耐压能力。按照本实用新型提供的技术方案，所述功率MOSFET器件，在所述功率MOSFET器件的俯视平面上，包括位于半导体基板上的有源区及終端保护区，所述有源区位于半导体基板的中心区，所述终端保护区环绕包围有源区；所述终端保护区包括分压区；其创新在于在所述功率MOSFET器件的俯视平面上，在所述分压区外圈的划片槽内设有划片槽沟槽台阶，所述划片槽沟槽台阶环绕分压区；在所述功率MOSFET器件的截面上，所述划片槽沟槽台阶在半导体基板内的第一导电类型漂移区向半导体衬底方向延伸，划片槽沟槽台阶的侧壁邻近分压区，且划片槽沟槽台阶的侧壁沿着划片槽指向分压区的方向在第一导电类型漂移区内延伸；划片槽沟槽台阶的侧壁及底部均覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的划片槽沟槽台阶上淀积有导电多晶硅侧墙，所述导电多晶硅侧墙与划片槽沟槽台阶的侧壁及相应的底部相对应；在划片槽沟槽台阶内的导电多晶硅侧墙及底部相应的绝缘栅氧化层上覆盖有绝缘介质层，所述绝缘介质层与終端保护区上的绝缘介质层连接成一体；划片槽沟槽台阶底部的下方设有第一导电类型沟槽台阶注入区，所述第一导电类型沟槽台阶注入 区与划片槽沟槽台阶的底部相连；所述半导体基板包括位于上部的第一导电类型漂移区和位于所述第一导电类型漂移区下方的第一导电类型衬底，所述第一导电类型衬底与第一导电类型漂移区相连。在所述功率MOSFET器件的截面上，所述划片槽沟槽台阶的侧壁位于划片槽或终端保护区内。在所述功率MOSFET器件的截面上，所述划片槽沟槽台阶底部下方的第一导电类型注入区的宽度与划片槽沟槽台阶底部宽度相近。在所述功率MOSFET器件的截面上，所述终端保护区内对应的分压区采用沟槽结构时，位于第一导电类型漂移区上部的第二导电类型层贯穿整个终端保护区，且终端保护区内的第二导电类型层与划片槽沟槽台阶的侧壁相接触。在所述功率MOSFET器件的截面上，所述终端保护区包括分压区，所述分压区采用沟槽结构，所述分压区中包括至少ー个分压沟槽，所述分压沟槽位于第二导电类型层，深度伸入第二导电类型层下方的第一导电类型漂移区内，所述第二导电类型层存在于整个終端保护区内，第二导电类型层位于第一导电类型漂移区内的上部；所述分压沟槽内壁覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的分压沟槽内填充有导电多晶硅，在整个终端保护区的半导体基板表面覆盖有绝缘介质层，所述绝缘介质层与划片槽沟槽台阶上覆盖的绝缘介质层相连接。在所述功率MOSFET器件的截面上，所述有源区采用元胞沟槽结构，所述元胞沟槽位于第二导电类型层，深度伸入第二导电类型层下方的第一导电类型漂移区，元胞沟槽内壁表面生长有绝缘栅氧化层，所述元胞沟槽内淀积有导电多晶硅，所述元胞沟槽的槽ロ由绝缘介质层覆盖，元胞沟槽的两侧均设有欧姆接触孔，所述相邻元胞沟槽间相对应的外壁上方均带有第一导电类型注入区，所述有源区内元胞通过位于元胞沟槽内的导电多晶硅并联成整体，所述元胞沟槽上方设置源极金属，所述源极金属填充在欧姆接触孔内，源极金属与有源区内的第二导电类型层相接触，且源极金属与所述第一导电类型注入区电性连接。所述“第一导电类型”和“第二导电类型”两者中，对于N型M0SFET，第一导电类型指N型，第二导电类型为P型；对于P型M0SFET，第一导电类型与第二导电类型所指的类型与N型MOSFET正好相反。本实用新型的优点[0019]I、本实用新型所提供的功率MOSFET器件，在所述相邻两个MOSFET器件之间的划片槽内设置了沟槽结构，所述划片槽沟槽的宽度不小于划片槽宽度，在划片槽沟槽侧壁上利用干法刻蚀的物理特性形成了导电多晶硅侧墙，在器件耐压工作时，所述导电多晶硅侧墙处于高电位，能够起到漏电流截止的作用，对比中国专利ZL 200710302461. 4所介绍的終端保护区结构，本实用新型器件结构中将起到器件漏电流截止作用的終端部分设置在了划片槽内，从而大大节省了終端保护区的尺寸，具体来讲，終端保护区宽度降低了 30%以上；而半导体基板晶圆上的划片槽是公知的器件芯片在封装划片时所必需的器件之间的间隔区域，因此并不会额外占用半导体基板面积，所以本实用新型的器件结构可以有效縮小器件的整体面积，降低器件的制造成本。2、在所述划片槽内的划片槽沟槽对应沟槽底部下方设置了第一导电类型沟槽台阶注入区，对比中国专利ZL 200710302461. 4所介绍的终端保护区结构，所述第一导电类 型注入区未被第二导电类型层所包含，并且没有位于起到漏电流截止作用的沟槽的外側，因此，在器件耐压工作时，本实用新型的第一导电类型沟槽台阶注入区处于高电位，也起到了漏电流截止的作用，相比中国专利ZL 200710302461. 4所介绍的终端保护区结构中只有截止环沟槽起到漏电流截止作用，本实用新型器件可以有效减小漏源间的漏电流(Idss)，从而提高器件的耐压可靠性。3、本实用新型器件结构中，划片槽内的划片槽沟槽结构与器件有源区内的元胞沟槽和终端保护区内的分压沟槽属于同一制造层，划片槽内对应沟槽底部下方的第一导电类型沟槽台阶注入区与有源区内的第一导电类型注入区属于同一制造层，因此，对比中国专利ZL 200710302461. 4所介绍的器件制造方法，本实用新型器件制造方法并未增加任何制造エ序，所述加工エ艺简单易控，适宜于批量生产。
图I为本实用新型对应半导体基板上形成晶圆的俯视图。图2为图I中B的放大图。图3为图2的A-A剖视图。图Γ图12为本实用新型具体エ艺步骤实施剖视图，其中图4为半导体基板的剖视图。图5为在N型外延层上部形成P阱层后的剖视图。图6为在第一主面上形成沟槽刻蚀的硬掩膜开ロ后的剖视图。图7为形成沟槽后的剖视图。图8为在沟槽内及第一主面上淀积导电多晶硅后的剖视图。图9为刻蚀去除第一主面上的导电多晶硅以及形成划片槽内沟槽侧壁上的导电多晶硅侧墙后的剖视图。图10为形成N+注入区后的剖视图。图11为选择性的掩蔽和刻蚀绝缘介质层，形成欧姆接触孔后的剖视图。图12为在第二主面上形成漏极金属后的剖视图。图13为本实用新型半导体基板晶圆经过划片后得到单个独立功率MOSFET器件后的剖视图。
具体实施方式
下面结合具体附图和实施例对本实用新型作进ー步说明。如图f图13所示以采用沟槽结构的N型功率MOSFET器件为例，本实用新型包括半导体基板晶圆I、功率MOSFET器件2、划片槽3、分压环4、分压环沟槽5、有源区6、终端保护区7、N+衬底8、N型漂移区9、P阱层10、源极金属11、漏极金属12、绝缘介质层13、划片槽沟槽14、N+注入区15、绝缘栅氧化层16、元胞沟槽17、导电多晶硅18、N型沟槽台阶注入区19、导电多晶硅侧墙20、欧姆接触孔21、硬掩膜层22、硬掩膜层开ロ 23及划片槽沟槽台阶24。如图I所示，在所述半导体基板晶圆I俯视平面上，包括若干呈规则矩阵排布的功率MOSFET器件2，所述相邻两个功率MOSFET器件2之间由具有相同宽度的划片槽3所分隔；当要得到单个独立的功率MOSFET器件2吋，通过划片槽3能对半导体基板晶圆I上的功率MOSFET器件2进行切割。
如图2所示为图I中云曲线包围区域的放大图，即B的放大图。在所述功率MOSFET器件2的俯视平面上，包括位于半导体基板上的有源区6和終端保护区7，所述有源区6位于半导体基板的中心区，所述终端保护区7环绕包围有源区6 ;所述终端保护区7包括分压区，所述分压区环绕包围有源区6，形成分压环4。終端保护区7内包括至少ー个分压环4，所述分压区及对应的分压环4采用沟槽结构，所述分压区包括至少ー圈的分压沟槽5，所述分压沟槽5环绕包围有源区6 ;所述有源区6采用沟槽结构，有源区6内的元胞并通过所述元胞沟槽17内的导电多晶硅并联成整体。如图3所示为图2中A-A的剖视图，在所述相邻两个功率MOSFET器件2的截面上，所述功率MOSFET器件2包括具有沟槽结构的有源区6和包围有源区6的终端保护区7 ;相邻两个功率MOSFET器件2之间的区域为划片槽3，所述划片槽3内设置有沟槽结构，即在划片槽3内设置划片槽沟槽14 ;所述划片槽沟槽14的宽度不小于划片槽3的宽度，图3中将划片槽沟槽14的宽度设置与划片槽3的宽度相同，即所述功率MOSFET器件2的终端保护区7外侧边缘与划片槽3内对应划片槽沟槽14的外侧壁重合，所述划片槽3内对应的划片槽沟槽14位于N型外延层9上部的P阱层10内，深度伸入至P阱层10下方的N型外延层9中，在沟划片槽沟槽14底部下方的N型外延层9中设置有沟槽台阶注入区19，所述沟槽台阶注入区19的宽度与划片槽沟槽14槽底的宽度相近，并略小于所述划片槽沟槽14槽底的宽度，在划片槽沟槽14内壁表面覆盖有绝缘栅氧化层16，在覆盖有绝缘栅氧化层16的沟槽侧壁上设置有导电多晶硅侧墙20(Poly Spacer)，所述导电多晶硅侧墙20覆盖划片槽沟槽14底部对应的绝缘栅氧化层16，即位于划片槽沟槽14两侧的导电多晶硅侧墙20没有连接成一体，在划片槽沟槽14内的导电多晶硅侧墙20及划片槽沟槽14底部对应的绝缘栅氧化层16上面覆盖有绝缘介质层13，所述绝缘介质层13与两侧相应功率MOSFET器件2对应终端保护区7内的绝缘介质层13连接成一体。如图13所示为上述相邻两个功率MOSFET器件2利用金刚刀对划片槽3进行切割后得到相应单个独立的功率MOSFET器件2的结构示意图。切割时，金刚刀沿着划片槽沟槽14的轴线对划片槽3进行切割，从而将划片槽沟槽14分隔成对称分布的划片槽沟槽台阶24，所述划片槽沟槽台阶24环绕终端保护区7 ;在所述功率MOSFET器件2的截面上，所述划片槽沟槽台阶24位于半导体基板内的P阱层10内，深度伸入P阱层10下方的N型漂移区9内，划片槽沟槽台阶24的侧壁邻近終端保护区7 ；划片槽沟槽台阶24的侧壁及底部均覆盖有绝缘栅氧化层16，在覆盖有绝缘栅氧化层16的划片槽 沟槽台阶24上淀积有导电多晶硅侧墙20，所述导电多晶硅侧墙20与划片槽沟槽台阶24的侧壁及相应的底部相对应；在划片槽沟槽台阶24内的导电多晶硅侧墙20及底部相应的绝缘栅氧化层16上覆盖有绝缘介质层13，所述绝缘介质层13与終端保护区7上的绝缘介质层13连接成一体；划片槽沟槽台阶24底部的下方设有N型沟槽台阶注入区19，N型沟槽台阶注入区19与划片槽沟槽台阶24的底部相连，且N型沟槽台阶注入区19的宽度与划片槽沟槽台阶24的底部宽度相近，或N型沟槽台阶注入区19的宽度略小于划片槽沟槽台阶24底部的宽度。划片槽沟槽台阶24的侧壁与贯穿终端保护区7的P阱层10相接触。划片槽沟槽台阶24的侧壁位于划片槽3或终端保护区7内。具体地划片槽沟槽台阶24对应于邻近分压环4的侧壁在N型漂移区6内由划片槽3指向分压环4方向延伸的距离可以小于划片槽3切割后对应的宽度，大于或等于划片槽3切割后与終端保护区7间的距离。当划片槽沟槽台阶24对应于邻近分压环4的侧壁在N型漂移区6内由划片槽3指向分压环4方向延伸的距离小于划片槽3切割后对应的宽度时，划片槽沟槽台阶24的侧壁全部都位于划片槽3内；划片槽沟槽台阶24对应于邻近分压环4的侧壁在N型漂移区6内由划片槽3指向分压环4方向延伸的距离可以等于划片槽3切割后对应的宽度，划片槽沟槽台阶24的侧壁位于划片槽3与終端保护区7的结合部；当划片槽沟槽台阶24对应于邻近分压环4的侧壁在N型漂移区6内由划片槽3指向分压环4方向延伸的距离大于划片槽3切割后对应的宽度时，划片槽沟槽台阶24延伸进入终端保护区7内。无论划片槽沟槽24的侧壁位于何处位置，均需要保证划片槽台阶24的底部设有N型沟槽台阶注入区19。如图3、图12和图13所示在所述功率MOSFET器件2的截面上，所述终端保护区7包括分压区，所述分压区内设置两圈分压环4，所述分压环采用沟槽结构后，能够在终端保护区7内得到分压沟槽5，所述分压沟槽5包括第一分压沟槽和第二分压沟槽，所述第一分压沟槽位于第二分压沟槽的内側，即靠近有源区6 —侧，所述第一分压沟槽与第二分压沟槽位于N型外延层9上部的P阱层10内，深度伸入至P阱层10下方的N型外延层9中，所述P阱层10存在于整个终端保护区7，并与划片槽3内划片槽沟槽14的外侧壁相接触，所述第一分压沟槽与第二分压沟槽的内壁表面覆盖有绝缘栅氧化层16，在覆盖有绝缘栅氧化层16的第一分压沟槽和第二分压沟槽内填充有导电多晶硅18，在第一分压沟槽和第二分压沟槽的槽ロ及整个终端保护区7表面覆盖有绝缘介质层13，所述绝缘介质层13与划片槽3内划片槽沟槽13内绝缘介质层13相连接。在所述功率MOSFET器件2的截面上,有源区6采用元胞沟槽结构,所述元胞沟槽17位于N型外延层9上部的P阱层10内，深度伸入至P阱层10下方的N型外延层9中；所述元胞沟槽17内壁表面覆盖有绝缘栅氧化层16，在覆盖有绝缘栅氧化层16的元胞沟槽17内填充有导电多晶硅18 ;有源区6内元胞通过位于元胞沟槽17内的导电多晶硅18并联成整体；所述相邻的元胞沟槽17间对应的外壁上方设有N+注入区15，所述N+注入区15与元胞沟槽17外壁相接触；所述元胞沟槽17的槽ロ覆盖有绝缘介质层13 ;所述元胞沟槽13两侧的上方均设有欧姆接触孔21，所述元胞沟槽17及欧姆接触孔21上方覆盖有源极金属11 ;所述源极金属11与有源区6内的P阱层10和N+注入区15相接触，并将P阱层10和N+注入区15连接成等电位。在N+衬底8对应于与N型漂移区9相对应连接的另ー表面上淀积有漏极金属12，所述漏极金属12与N+衬底8等电位连接，以形成功率MOSFET器件2的漏极端。上述结构显示了采用沟槽结构的有源区6及終端保护区7，而当有源区6及終端保护区7采用平面结构，而同时在划片槽3内设置划片槽沟槽14时，经过相应的エ艺步骤后，能够得到相应的功率MOSFET器件，同样能够达到本实用新型的目的；平面型功率MOSFET器件的结构及实时情况可以參考本实用新型实施方式中的结构情况与设置，此处不再详述。如图Γ图13所示上述实施例的半导体器件结构，采用下述エ艺步骤实现a、提供具有两个相对主面的N型半导体基板，所述两个相对主面包括第一主面与第二主面；所述半导体基板包括N+衬底8与N型外延层9 ;半导体基板对应于N型外延层9的上表面为第一主面，N+衬底8的下表面为第二主面，所述第一主面与第二主面相对应，半导体基板的材料包括硅，如图4所示；b、在上述第一主面上离子注入P型杂质，然后通过高温推阱形成P阱层10，所述P阱层10位于N型外延层9上部，并贯穿整个N型外延层9，所述P型杂质离子包括硼(B)或ニ氟化硼(BF2);如图5所示；C、在上述第一主面上淀积硬掩膜层22，所述硬掩膜层22可以采用LPTEOS (低压化学气相沉积四こ基原硅酸盐)、热氧化ニ氧化硅加化学气相沉积ニ氧化硅或热ニ氧化硅加氮化硅；d、通过光刻エ艺和刻蚀エ艺，选择性的掩蔽和刻蚀硬掩膜层22，形成具有多个用于沟槽刻蚀的硬掩膜开ロ 23，所述硬掩膜开ロ 23包括位于有源区6的硬掩膜开ロ、終端保护区的硬掩膜开口和划片槽的硬掩膜开ロ ；所述硬掩膜开ロ 23从硬掩膜层23的表面向下延伸到半导体基板的第一主面上，如图6所示；e、利用硬掩膜开ロ 23，在第一主面上干法刻蚀出多个沟槽，所述沟槽包括位于有源区6内的元胞沟槽17、终端保护区7内的分压沟槽5和划片槽3内的划片槽沟槽14，所述沟槽由第一主面向下延伸，深度伸入至P阱层10下方的N型外延层9中，如图7所示；f、去除第一主面上的硬掩膜层22 ；g、在上述沟槽内壁及半导体基板的第一主面上生长绝缘栅氧化层16，从而能够在元胞沟槽17、分压沟槽5及划片槽沟槽14对应的侧壁及沟槽底部生长有绝缘栅氧化层16 ；h、在所述沟槽内生长有绝缘栅氧化层16的沟槽内及第一主面上淀积导电多晶硅18 ;淀积导电多晶硅18后，所述导电多晶硅18填充于元胞沟槽17、分压沟槽5及划片槽沟槽3内，并覆盖于半导体基板的第一主面上，如图8所示；i、刻蚀上述沟槽内及第一主面上对应的导电多晶硅18，以去除半导体基板第一主面上的导电多晶硅18，得到位于元胞沟槽17和分压沟槽5内的导电多晶硅18，同时也得到位于划片槽3内划片槽沟槽14侧壁上的导电多晶硅侧墙20，所述导电多晶硅侧墙20位于划片槽3中心区的外圈，导电多晶硅侧墙20覆盖划片槽沟槽14对应底部的绝缘栅氧化层16，如图9所示；j、通过光刻エ艺，选择性的在第一主面上离子注入高浓度的N型杂质，然后通过高温退火形成N+注入区15，同时得到划片槽3内划片槽沟槽14对应沟槽底部下方的N型沟槽台阶注入区19，所述N型杂质包离子括砷(As)、磷(P)或锑(Sb);所述N型注入区15位于有源区6内，并位于对应相邻元胞沟槽17侧壁的上方，N+注入区15与元胞沟槽17的侧壁相接触；N+注入区15与N型沟槽台阶注入区19为同一制造层，如图10所示；k、在所述半导体基板的第一主面上淀积绝缘介质层13，所述绝缘介质层13覆盖在半导体基板上对应的有源区6、終端保护区7和划片槽3 ；I、通过光刻エ艺和刻蚀エ艺，选择性的掩蔽和刻蚀绝缘介质层13，形成有源区7内的欧姆接触孔21，所述欧姆接触孔21位于元胞沟槽17对应槽ロ的两侧，所述欧姆接触孔21从绝缘介质层13的表面向下延伸到半导体基板的第一主面上，如图11所示；m、在上述绝缘介质层13上淀积金属层，所述金属层覆盖有源区6、終端保护区7和划片槽3 ;所述金属层的材料与常规功率MOSFET器件相一致；η、通过光刻エ艺和刻蚀エ艺，选择性的掩蔽和刻蚀上述金属层，形成覆盖在有源区6上的源极金属11，所述源极金属11填充在欧姆接触孔21内，并覆盖在相应绝缘介质层13表面，并将P阱层10和N+注入区15连接为等电位；并能够得到功率MOSFET器件2的栅极金属，图中栅极金属未示出，源极金属11及栅极金属分别形成功率MOSFET器件2的源极端与栅极端；O、在所述半导体基板的第二主面上淀积金属层，形成覆盖在第二主面上的漏极金属12，以形成功率MOSFET器件2的漏极端，如图12所示；为了能够得到独立的功率MOSFET器件2，还包括步骤ρ、通过金刚刀沿着内划片槽沟槽14的轴线切割划片槽3，得到相应的功率MOSFET器件2 ;同时将划片槽沟槽14切割成对称分布的划片槽沟槽台阶21，所述划片槽沟槽台阶21分别保留划片槽沟槽14对应邻近终端保护区7 —侧的结构，形成独立的功率MOSFET器件2，如图13所示。如图I 图13 :本实用新型功率MOSFET器件2在耐压工作时，功率MOSFET器件2的漏源间施加一个高电位(Vds)，即漏极金属12与源极金属11间具有正的电压差，功率MOSFET器件2的终端保护区7内多个分压沟槽5和存在于整个终端保护区7内的P阱层10起到分担电压的作用，位于所述終端保护区7外圈的划片槽沟槽台阶24侧壁上的导电多晶硅侧墙20与底部下方的N型沟槽台阶注入区19保持与漏源间基本相等的一个高电位，能起到截止漏电流的作用。所述半导体基板晶圆I上的功率MOSFET器件2在后期封装划片吋，划片所用的金刚刀会沿着划片槽沟槽14的中轴线切割划片槽3，以此来将半导体基板晶圆I上的功率MOSFET器件2分割成若干个独立的器件，金刚刀刀头的宽度通常为20um-40um，划片槽沟槽14的宽度通常为60um-100um，因此，在经过划片后，每个独立的器件周围还会保留至少IOum宽划片槽沟槽14对应的划片槽沟槽台阶24，如图13所示。由于在本实用新型半导体基板晶圆I内，在划片槽3内设置了起到截止漏电流作用的划片槽沟槽14结构和位于所述划片槽沟槽14下方的N型沟槽台阶注入区19，而并未占用器件終端保护区7的尺寸，因此可以有效缩小器件終端保护区7的面积，从而縮小整个功率MOSFET器件2的芯片面积，降低器件的制造成本；并且在器件耐压工作吋，划片槽3内划片槽沟槽14和底部下方的N型沟槽台阶注入区19同时起到截止漏电流的作用，所以也提高了器件的耐压特性。本实用新型器件的制造方法采用的均是成熟的半导体加工エ艺，而且并未加入额外的光刻版层次，因此，没有増加制造成本，制造方法简单易控，适宜于大生产。
权利要求1.一种功率MOSFET器件，在所述功率MOSFET器件的俯视平面上，包括位于半导体基板上的有源区及終端保护区，所述有源区位于半导体基板的中心区，所述终端保护区环绕包围有源区；所述终端保护区包括分压区；其特征是 在所述功率MOSFET器件的俯视平面上，在所述分压区外圈的划片槽内设有划片槽沟槽台阶，所述划片槽沟槽台阶环绕分压区； 在所述功率MOSFET器件的截面上，所述划片槽沟槽台阶在半导体基板内的第一导电类型漂移区向半导体衬底方向延伸，划片槽沟槽台阶的侧壁邻近分压区，且划片槽沟槽台阶的侧壁沿着划片槽指向分压区的方向在第一导电类型漂移区内延伸； 划片槽沟槽台阶的侧壁及底部均覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的划片槽沟槽台阶上淀积有导电多晶硅侧墙，所述导电多晶硅侧墙与划片槽沟槽台阶的侧壁及相应的底部相对应；在划片槽沟槽台阶内的导电多晶硅侧墙及底部相应的绝缘栅氧化层上覆盖有绝缘介质层，所述绝缘介质层与終端保护区上的绝缘介质层连接成一体；划片槽沟槽台阶底部的下方设有第一导电类型沟槽台阶注入区，所述第一导电类型沟槽台阶注入区与划片槽沟槽台阶的底部相连； 所述半导体基板包括位于上部的第一导电类型漂移区和位于所述第一导电类型漂移区下方的第一导电类型衬底，所述第一导电类型衬底与第一导电类型漂移区相连。
2.根据权利要求I所述的功率MOSFET器件，其特征是在所述功率MOSFET器件的截面上，所述划片槽沟槽台阶的侧壁位于划片槽或终端保护区内。
3.根据权利要求I所述的功率MOSFET器件，其特征是在所述功率MOSFET器件的截面上，所述划片槽沟槽台阶底部下方的第一导电类型注入区的宽度与划片槽沟槽台阶底部宽度相近。
4.根据权利要求I所述的功率MOSFET器件，其特征是在所述功率MOSFET器件的截面上，所述终端保护区内对应的分压区采用沟槽结构时，位于第一导电类型漂移区上部的第二导电类型层贯穿整个终端保护区，且终端保护区内的第二导电类型层与划片槽沟槽台阶的侧壁相接触。
5.根据权利要求I所述的功率MOSFET器件，其特征是在所述功率MOSFET器件的截面上，所述终端保护区包括分压区，所述分压区采用沟槽结构，所述分压区中包括至少ー个分压沟槽，所述分压沟槽位于第二导电类型层，深度伸入第二导电类型层下方的第一导电类型漂移区内，所述第二导电类型层存在于整个終端保护区内，第二导电类型层位于第一导电类型漂移区内的上部；所述分压沟槽内壁覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的分压沟槽内填充有导电多晶硅，在整个终端保护区的半导体基板表面覆盖有绝缘介质层，所述绝缘介质层与划片槽沟槽台阶上覆盖的绝缘介质层相连接。
6.根据权利要求I所述的功率MOSFET器件，其特征是在所述功率MOSFET器件的截面上，所述有源区采用元胞沟槽结构，所述元胞沟槽位于第二导电类型层，深度伸入第二导电类型层下方的第一导电类型漂移区，元胞沟槽内壁表面生长有绝缘栅氧化层，所述元胞沟槽内淀积有导电多晶硅，所述元胞沟槽的槽ロ由绝缘介质层覆盖，元胞沟槽的两侧均设有欧姆接触孔，所述相邻元胞沟槽间相对应的外壁上方均带有第一导电类型注入区，所述有源区内元胞通过位于元胞沟槽内的导电多晶硅并联成整体，所述元胞沟槽上方设置源极金属，所述源极金属填充在欧姆接触孔内，源极金属与有源区内的第二导电类型层相接触，且源极金属与所述第 一导电类型注入区电性连接。
专利摘要本实用新型涉及一种功率MOSFET器件，其包括位于半导体基板上的有源区及终端保护区，在功率MOSFET器件的俯视平面上，在所述终端保护区外圈的划片槽内设有划片槽沟槽台阶；划片槽沟槽台阶的侧壁及底部均覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的划片槽沟槽台阶上淀积有导电多晶硅侧墙；在划片槽沟槽台阶内的导电多晶硅侧墙及底部相应的绝缘栅氧化层上覆盖有绝缘介质层，绝缘介质层与终端保护区上的绝缘介质层连接成一体；划片槽沟槽台阶底部的下方设有第一导电类型沟槽台阶注入区。本实用新型结构紧凑，降低了MOSFET器件的制造成本，提高了MOSFET器件的耐压能力。
文档编号H01L29/06GK202473932SQ20112047678
公开日2012年10月3日 申请日期2011年11月25日 优先权日2011年11月25日
发明者叶鹏, 朱袁正 申请人:无锡新洁能功率半导体有限公司