专利名称：具有穿通抑制的先进晶体管的制作方法
技术领域：
本公开内容涉及形成具有包括增强的穿通(punch through)抑制的改进的工作特性的先进晶体管的结构和工艺。
背景技术：
期望将多个晶体管适配到单个管芯，以减小电子设备的成本并改进其功能能力。半导体制造商所采用的常见策略是简单地减小场效应晶体管(FET)的栅极尺寸，并且按比例缩小晶体管源极、漏极以及晶体管之间的所需互连的面积。然而，由于称为“短沟道效应”的效应，所以简单地按比例缩小并不总是可能的。短沟道效应在晶体管栅极下的沟道长度与工作晶体管的耗尽深度的大小可比较时特别严重，短沟道效应包括阈值电压减小、严重的表面散射、漏极感应势垒降低(DIBL)、源极-漏极穿通以及电子迁移率问题。减轻某些短沟道效应的常规解决方案可以涉及袋状物(pocket)注入或源极和漏极周围的晕环(halo)注入。晕环注入可以关于晶体管的源极和漏极对称或不对称，并且通常在晶体管阱与源极和漏极之间提供平滑的掺杂剂梯度。不幸的是，虽然这样的注入改善了诸如阈值电压滚降(rolloff)和漏极感应势垒降低等某些电气特性，但是所得到的增大的沟道掺杂对电子迁移率产生不利的影响，这主要是因为沟道中的掺杂剂散射增大。许多半导体制造商都试图通过采用新的晶体管类型(包括全部或部分耗尽的绝缘体上硅(SOI)晶体管)来减小短沟道效应。SOI晶体管构建在绝缘体层之上的薄硅层上，具有使短沟道效应最小化的未掺杂的或低掺杂沟道，并且不需要深阱注入或晕环注入来工作。不幸的是，形成合适的绝缘体层十分昂贵且难以完成。早期的SOI器件构建在绝缘蓝宝石晶片上而非硅晶片上，并且因为成本高，通常仅用于特殊应用(例如军用航空电子设备或卫星)。现代的SOI技术可以使用硅晶片，但需要昂贵且费时的额外的晶片处理步骤来制作延伸跨越器件质量单晶硅的表面层下的整个晶片的绝缘氧化硅层。在硅晶片上制作这样的氧化硅层的一种常用方法需要高剂量氧离子注入和高温退火，以在体硅晶片中形成埋入氧化物(BOX)层。或者，可以通过将一个硅晶片键合到表面上具有氧化物层的另一硅晶片(“处理”晶片)来制造S0I。使用在处理晶片的BOX层的顶部上留下单晶硅的薄晶体管质量层的工艺来将这对晶片分开。这就是所谓的“层转移”技术，因为该技术将薄硅层转移到处理晶片的热生长氧化物层上。如所预期的，BOX形成或层转移这两者都是具有相对较高故障率的昂贵制造技术。因此，对于许多领先的制造商而言，制造SOI晶体管不是经济上有吸引力的解决方案。当重新设计晶体管以应对“浮体(floating body)”效应、研发新的SOI特定晶体管工艺的需要和其它电路变化的成本被添加到SOI晶片的成本时，很显然需要其它解决方案。正在研究的另一可能的先进晶体管采用多栅极晶体管，其类似于SOI晶体管，通过在沟道中少量掺杂或不掺杂来使短沟道效应最小化。通常称为finFET(由于由栅极部分地围绕的鳍形状的沟道)，对具有28纳米或更低晶体管栅极尺寸的晶体管提出使用finFET晶体管。但同样，类似于SOI晶体管，虽然换到全新的晶体管架构解决了某些短沟道效应问题，但是又产生了需要比SOI更加显著的晶体管布局重新设计的其它问题。考虑到可能需要复杂的非平面晶体管制造技术来制作finFET以及创建finFET的新工艺流程的未知困难，制造商一直不愿在能制作finFET的半导体制造设施上投资。
图1示出了具有穿通抑制的DDC晶体管；图2示出了具有增强的穿通抑制的DDC晶体管的掺杂剂分布；图3-7示出了替代的有用的掺杂剂分布；以及图8是示出用于形成具有穿通抑制的DDC晶体管的一个示例性工艺的流程图。
具体实施例方式不同于绝缘体上娃(SOI)的晶体管,纳米级体CMOS晶体管(通常具有小于100纳米的栅极长度)受到短沟道效应的显著不利影响，包括通过漏极感应势垒降低(DIBL)和源极漏极穿通这两者的体泄漏。穿通与源极和漏极耗尽层的合并有关，导致漏极耗尽层延伸穿过掺杂衬底并到达源极耗尽层，在源极与漏极之间产生传导路径或漏电流。这导致所需的晶体管电功率大幅增大，并连同晶体管热输出随之增大，使用这样的晶体管的便携式或电池供电设备的工作寿命降低。图1中示出了可在体CMOS衬底上制造的改进的晶体管。根据某些所描述的实施例，场效应晶体管(FET) 100配置成具有大大减小的短沟道效应以及增强的穿通抑制。FET100包括栅极电极102、源极104、漏极106和定位在沟道110上的栅极电介质108。在工作时，沟道110被深耗尽，与常规晶体管相比，形成可以描述为深耗尽沟道(DDC)的沟道，且部分地通过高度掺杂的屏蔽区域112来设定耗尽深度。虽然沟道110基本上未掺杂，并且如图所示定位在高度掺杂的屏蔽区域112上，但是沟道110可以包括具有不同掺杂剂浓度的简单或复杂分层。这种掺杂的分层可以包括掺杂剂浓度小于屏蔽区域112的阈值电压设定区域111，其可选地定位在沟道110中的栅极电介质108与屏蔽区域112之间。阈值电压设定区域111允许小幅调整FET100的工作阈值电压，同时留下基本上未掺杂的沟道110的体。具体而言，邻近于栅极电介质108的沟道110的部分应当保持不掺杂。此外，穿通抑制区域113形成在屏蔽区域112的下方。类似于阈值电压设定区域111，穿通抑制区域113的掺杂剂浓度小于屏蔽区域112，同时高于轻掺杂阱衬底114的整体掺杂剂浓度。在工作中，可以将偏置电压122VBS施加到源极104以进一步修改工作阈值电压，并且P+端子126可以在连接部124连接到P阱114以使电路闭合。栅极堆叠包括栅极电极102、栅极接触部118和栅极电介质108。包括栅极间隔部130以使源极和漏极与栅极分尚，并且可选的源极/漏极延伸部(SDE) 132或“尖端”在栅极间隔部和栅极电介质108下延伸源极和漏极，稍微减小了栅极长度并改进了 FET100的电气特性。在此示例性实施例中，FET100示出为N沟道晶体管，其具有由N型掺杂材料制成的源极和漏极，形成在作为P型掺杂的硅衬底的衬底上，且设置有形成在衬底116上的P阱114。然而，将会理解通过适当改变衬底或掺杂剂材料，可以替代由诸如砷化镓基材料等其它合适的衬底形成的非硅P型半导体晶体管。可以使用常规的掺杂剂注入工艺和材料形成源极104和漏极106，并且源极104和漏极106例如可以包括诸如应力感应的源极/漏极结构、升起和/或凹陷的源极/漏极、不对称掺杂、反掺杂(counter-doped )或晶体结构修改的源极/漏极、或根据LDD (低掺杂漏极)技术的源极/漏极延伸区域的注入掺杂等修改。也可以使用各种其它的技术来修改源极/漏极工作特性，在某些实施例中包括作为补偿掺杂剂的多相(heterogeneous)掺杂剂材料来修改电气特性。栅极电极102可以由传统材料形成,优选包括但不限于金属、金属合金、金属氮化物、金属硅化物、以及其叠层和其组合物。在某些实施例中，栅极电极102也可以由多晶硅形成，例如包括高掺杂多晶硅和多晶硅锗合金。金属或金属合金可以包括含有铝、钛、钽的那些金属或金属合金、或其氮化物，该氮化物包括含有钛的化合物，诸如氮化钛等。栅极电极102的形成可以包括硅化物法、化学气相沉积法和物理气相沉积法，诸如但不限于蒸镀法和溅射法。通常，栅极电极102的总厚度为从约I至约500纳米。栅极电介质108可以包括常规电介质材料，诸如氧化物、氮化物和氧氮化物等。或者，栅极电介质108通常可以包括较高介电常数的电介质材料，包括但不限于氧化铪、铪硅酸盐、氧化锆、氧化镧、氧化钛、钡锶钛酸盐和铅锆钛酸盐、金属类电介质材料和其它具有电介质性质的材料。优选的含有铪的氧化物包括Hf02、HfZr0x、HfSi0x、HfTi0x、HfAlOx等。取决于组合物和可用沉积处理设备，栅极电介质108可以由以下方法形成，诸如热或等离子氧化、氮化法、化学气相沉积法(包括原子层沉积法)和物理气相沉积法等。在某些实施例中，可以使用多层或复合层、叠层和电介质材料的组合混合物。例如，栅极电介质层可以由厚度约O. 3与Inm之间的SiO2基绝缘体以及厚度约O. 5与4nm之间的氧化铪基绝缘体形成。通常，栅极电介质层的总厚度从约O. 5至约5纳米。沟道区域110形成在栅极电介质108下方和高度掺杂的屏蔽区域112上方。沟道区域110还接触源极104和漏极106，并且在源极104和漏极106之间延伸。优选地，沟道区域包括邻近栅极电介质108或其附近的基本上未掺杂的硅，其掺杂剂浓度小于5 X IO17个掺杂剂原子/cm3。沟道厚度的范围通常可以从5至50纳米。在某些实施例中，沟道区域110由屏蔽区域上外延生长的纯的或基本上纯的硅形成。如所公开的，阈值电压设定区域111定位在屏蔽区域112上方，并且通常形成为薄掺杂层。适当改变掺杂剂浓度、厚度以及与栅极电介质层和屏蔽区域的分离使得可以可控地略微调节工作FET100的阈值电压。在某些实施例中，阈值电压设定区域111掺杂为具有约I X IO18个掺杂剂原子/cm3与约I X IO19个掺杂剂原子/cm3之间的浓度。阈值电压设定区域111可以由若干不同工艺形成，包括1)原位外延掺杂，2)外延生长薄硅层后严格可控的掺杂剂注入，3)外延生长薄硅层后原子从屏蔽区域112的掺杂剂扩散，或4)这些工艺的任何组合(例如，外延生长硅后进行掺杂剂注入和从屏蔽层112的掺杂剂扩散这两者)。高度掺杂的屏蔽区域112的位置通常设定了工作FET100的耗尽区的深度。有利的是，屏蔽区域112 (和相关耗尽深度)设定在从与栅极长度(Lg/Ι)可比较的深度至栅极长度的大的分数(Lg/5)的深度范围内的深度处。在优选实施例中，代表性范围在Lg/3至Lg/1. 5之间。具有Lg/2或更大的器件对于极低的功率操作而言是优选的，而在高电压下工作的数字或模拟器件通常可以形成有在Lg/5与Lg/2之间的屏蔽区域。例如，可以形成具有32纳米的栅极长度的晶体管，以使得屏蔽区域在低于约16纳米(Lg/2)的栅极电介质的深度处具有峰值掺杂剂密度，并且阈值电压设定区域在8纳米(Lg/4)的深度处处于峰值掺杂剂密度。在某些实施例中，屏蔽区域112掺杂为具有约5X IO18个掺杂剂原子/cm3与约I X IO20个掺杂剂原子/Cm3之间的浓度，明显大于未掺杂沟道的掺杂剂浓度，且至少略微大于可选的阈值电压设定区域111的掺杂剂浓度。如将理解的，可以修改确切的掺杂剂浓度和屏蔽区域深度，以改进FET100的期望工作特性，或考虑可用的晶体管制造工艺和工艺条件。为了帮助控制泄漏，穿通抑制区域113形成在屏蔽区域112的下方。通常，穿通抑制区域113通过直接注入到轻掺杂阱中而形成，但它还可以通过从屏蔽区域向外扩散、原位生长、或其它已知工艺形成。类似于阈值电压设定区域111，穿通抑制区域113的掺杂剂浓度小于屏蔽区域122，通常设定在约I X IO18个掺杂剂原子/cm3与约I X IO19个掺杂剂原子/cm3之间。此外，穿通抑制区域113的掺杂剂浓度设定为高于阱衬底的整体掺杂剂浓度。如将理解的，可以修改确切的掺杂剂浓度和深度，以改进FET100的期望工作特性，或考虑可用的晶体管制造工艺和工艺条件。由于可以容易地适应良好研发且长期使用的平面CMOS工艺技术，所以与SOI或finFET晶体管相比，形成这样的FET100相对较为简单。总体而言，与常规纳米级器件相比，制造上述结构的结构和方法可以使得FET晶体管同时具有低工作电压和低阈值电压。此外，DDC晶体管可以配置为使得阈值电压可以借助于电压体(voltage body)偏置发生器而被静态地设定。在某些实施例中，甚至可以动态地控制阈值电压，这使得可以大幅减小晶体管的泄漏电流(通过设定电压偏置以向上调节Vt，从而低泄漏、低速工作)，或大幅增大晶体管的泄漏电流(通过向下调节Vt，从而高泄漏、高速工作)。最终，提供了制造上述结构的这些结构和方法，以设计具有可以在电路处于工作的同时动态调节的FET器件的集成电路。因此，可以用名义上相同的结构设计集成电路中的晶体管，并可以对其进行控制、调制或编程，使其在响应于不同偏置电压的不同工作电压下工作，或者在响应于不同偏置电压和工作电压的不同工作模式下工作。此外，可以为了电路内的不同应用而在制造后对这些进行配置。如将理解的，按照物理和功能区域或层，描述了注入的或者存在于半导体的衬底或晶体层中的、用于修改半导体的物理和电气特性的原子的浓度。本领域技术人员可以将这些理解为具有特定浓度平均值的材料的三维体积(mass)。或者，它们可以被理解为具有不同的或空间上变化的浓度的子区域或子层。它们也可以存在为小的掺杂剂原子团、基本上类似的掺杂剂原子的区域等，或其它物理实施例。对基于这些性质的区域的描述并不旨在限制形状、确切位置或取向。它们也并不旨在将这些区域或层限制于所采用的任何特定类型或数量的工艺步骤、任何特定类型或数量的层(例如，组合的或整体的)、半导体沉积、蚀刻技术或生长技术。这些工艺可以包括外延形成的区域或原子层沉积、掺杂注入方法工艺、或特定的纵向或横向掺杂剂分布，其包括线性的、单调增大的、倒退的(retrograde )、或其它合适的空间变化的掺杂剂浓度。为了确保维持期望的掺杂剂浓度，预期了各种掺杂剂抗迁移技术，包括低温处理、碳掺杂、原位掺杂剂沉积，和提前闪蒸(advanced flash)或其它退火技术。所得到的掺杂剂分布可以具有不同掺杂剂浓度的一个或多个区域或层，并且无论工艺如何，通过包括红外光谱、卢瑟福背散射(RBS)、二次离子质谱法(SMS)或使用不同定性或定量掺杂剂浓度确定方法工艺的其它掺杂剂分析工具的技术，浓度的变化和区域或层如何限定可以是或可以不是可检测的。为了更好地理解一个可能的晶体管结构，图2示出了在源极与漏极之间的中线处获得的且从栅极电介质朝向阱向下延伸的深耗尽晶体管的掺杂剂分布202。以每立方厘米掺杂剂原子的数量为单位测量浓度，向下的深度测量为栅极长度Lg的比值。测量为比值而非以纳米为单位的绝对深度能够更好的在不同节点<^^n,45nm、32nm、22nm、15nm)处制造的晶体管之间跨越比较，其中结点通常按照最小栅极长度来限定。如图2中所示，邻近于栅极电介质层的沟道210的区域基本上没有掺杂剂，直到差不多Lg/4的深度浓度小于5X IO17个掺杂剂原子/cm3。阈值电压设定区域211的掺杂剂浓度增大到约3 X IO18个掺杂剂原子/cm3，并且浓度增大另一数量级到约3 X IO19个掺杂剂原子/cm3，以形成设定工作晶体管中的耗尽区的底部的屏蔽区域212。在约Lg/Ι的深度处具有约I X IO19个掺杂剂原子/cm3的掺杂剂浓度的穿通抑制区域213是屏蔽区域与轻掺杂阱214之间的中间值。在没有穿通抑制区域的情况下，例如构造为具有30nm栅极长度和1.0伏工作电压的晶体管预期具有明显更大的泄漏。当注入所公开的穿通抑制213时，减小了穿通泄漏，使晶体管功率效率更高，而且能够更好地容忍晶体管结构中的工艺变化而没有穿通失效。关于下表I可以更好地看出，表I表示了针对穿通剂量和阈值电压范围的预期性能改善表I
权利要求
1.一种场效应晶体管结构,包括 阱，掺杂为具有第一掺杂剂浓度； 屏蔽层，注入到所述阱中，并且具有大于5X IO18个掺杂剂原子/cm3的第二掺杂剂浓度；以及 至少一个穿通抑制区域，具有介于所述第一掺杂剂浓度与所述第二掺杂剂浓度之间的第三掺杂剂浓度，并且所述穿通抑制区域定位在栅极下方且在所述屏蔽区域与所述阱之间。
2.根据权利要求1所述的场效应晶体管结构，其中均厚外延层生长在所述屏蔽区域上。
3.根据权利要求2所述的场效应晶体管结构，还包括阈值电压设定层，其限定在所述均厚外延层中并具有介于所述第二浓度与5X IO17个掺杂剂原子/cm3之间的第四掺杂剂浓度。
4.根据权利要求1所述的场效应晶体管结构，其中形成所述屏蔽区域以将掺杂剂向外扩散到所述至少一个穿通抑制区域中。
5.根据权利要求1所述的场效应晶体管结构，其中所述至少一个穿通抑制区域至少部分地通过直接注入到所述阱中而形成。
6.一种用于形成场效应晶体管结构的方法，所述场效应晶体管结构减小不利的穿通效应，所述方法包括 形成掺杂为具有第一掺杂剂浓度的阱； 注入屏蔽区域，所述屏蔽区域的掺杂剂浓度大于5 X IO18个掺杂剂原子/cm3 ;以及 在所述阱中形成穿通抑制区域。
7.根据权利要求6所述的方法，还包括 在所述屏蔽区域的顶部上生长均厚外延层。
8.根据权利要求7所述的方法，其中在所述屏蔽区域的顶部上生长均厚外延层包括通过直接注入、从所述屏蔽区域扩散、或者原位沉积掺杂剂以形成阈值电压设定层之中的一个或多个，对邻近于所述屏蔽区域的所述均厚外延层的一部分进行掺杂。
9.根据权利要求6所述的方法，还包括在所述屏蔽区域的顶部上生长外延均厚层之后，使用浅沟槽隔离来隔离所述场效应晶体管。
10.根据权利要求6所述的方法，其中形成穿通抑制区域还包括通过直接注入和/或从所述屏蔽区域扩散，对邻近于所述屏蔽区域的层的一部分进行掺杂。
全文摘要
一种具有穿通抑制的先进晶体管，包括具有长度Lg的栅极，掺杂为具有第一掺杂剂浓度的阱，以及定位在所述栅极下方且具有第二掺杂剂浓度的屏蔽区域。所述第二掺杂剂浓度可以大于5×10个掺杂剂原子/cm。至少一个穿通抑制区域设置在所述栅极下方且在所述屏蔽区域与所述阱之间。所述穿通抑制区域具有介于所述第一掺杂剂浓度与所述第二掺杂剂浓度之间的第三掺杂剂浓度。可以将偏置电压施加到所述阱区域以调节所述晶体管的阈值电压。
文档编号H01L29/78GK103038721SQ201180035830
公开日2013年4月10日 申请日期2011年6月21日 优先权日2010年6月22日
发明者L·希弗伦, P·拉纳德, P·E·格雷戈里, S·R·松库沙莱, W·张, S·E·汤普森 申请人:苏沃塔公司