半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种用于高功率开关的半导体器件及制造这种半导体器件的方法，并且具体地涉及一种使用氮化物基半导体之中的GaN基半导体的半导体器件和制造这种半导体器件的方法。
背景技术：
高反向击穿电压和低导通电阻是对高电流开关器件的要求。例如，在高击穿电压和高温工作方面，使用III族氮化物基半导体的场效应晶体管(FET)是优良的，因为它们的宽带隙。因此，作为控制高功率的晶体管，使用GaN基半导体的垂直晶体管特别受到了人们的关注。例如，PTL I和PTL 2提出了一种垂直GaN基FET，通过在该GaN基半导体中形成开口，并且在开口的壁表面上形成包括二维电子气(2DEG)的沟道的再生长层，增加了它的迁移率，并且降低了它的导通电阻。在该垂直GaN基FET中，为了提高夹断特性，提出了包括P型GaN势垒层的结构。引用列表专利文献PTL 1:日本未审查专利申请公布N0.2006-286942PTL 2:日本未审查专利申请公布N0.2008-19270
发明内容
技术问题在垂直GaN基FET中，利用p型GaN势垒层可以提高夹断特性和击穿电压特性。然而，例如，由于P型GaN势垒层位于沟道附近，所以p型杂质浓度不能充分增加。仅当满足一些条件时，才可以提高夹断特性和击穿电压特性。由此，肯定很难稳定地提高夹断特性和击穿电压特性。本发明的目的是提供一种垂直GaN基半导体器件，其中通过固定p型GaN势垒层的电势，肯定可以稳定地提高夹断特性和击穿电压特性，还提供了制造这种半导体器件的方法。问题的解决方案本发明的半导体器件是包括具有开口的GaN基叠层的垂直半导体器件。该半导体器件包括:再生长层，该再生长层包括被定位为覆盖开口的壁表面的沟道；p型GaN基半导体层，该P型GaN基半导体层具有在开口的壁表面处覆盖有再生长层的端面；n+型GaN基半导体层，该n+型GaN基半导体层用作GaN基叠层的顶层；p+型GaN基补充层,该P+型GaN基补充层包含P型杂质，浓度比P型GaN基半导体层的高,P+型GaN基补充层位于p型GaN基半导体层和n+型GaN基半导体层之间；栅电极，该栅电极位于开口中的再生长层上；以及源电极，该源电极位于开口周围的GaN基叠层上，使得与再生长层和n+型GaN基半导体层接触。该再生长层包括电子漂移层和电子源层，并且沟道由在电子漂移层和电子源层之间的界面附近位置的电子漂移层中产生的二维电子气形成。P+型GaN基补充层被包括在电连接结构中，该电连接结构彼此电连接P型GaN基半导体层和源电极，以将p型GaN基半导体层的电势固定在源电极电势。在上述结构中，预期p型GaN基半导体层(在下文中称为“p型势垒层”)得到如下效果。(al)由于带在正方向上移动，所以提高了夹断特性(a2)提高了击穿电压特性然而，由于下面的原因，p型势垒层中的p型杂质浓度不能充分增加。(bl)p型势垒层面对着沟道，并且混合有p型杂质降低了沟道特性。也就是，如果P型杂质被混合在电子漂移层/电子源层中，则导通电阻非常有可能增加。(b2) p型势垒层与直接位于p型势垒层下面的n_型GaN基漂移层形成pn结，并且在沟道关闭期间，实现了良好的反向I (电流)_V (电压)特性(击穿电压特性)。然而，高p型杂质浓度降低了反向电压特性。由于上述原因(bl)和(b2)，p型杂质浓度不能充分增加。因此，即使源电极延伸使得与P型势垒层接触，P型势垒层的电势也不总是固定的，并且不能总是得到效果(al)和(a2)。在本发明中，P+型GaN基补充层布置在p型势鱼层和n+型GaN基半导体层(在下文中称为“n+型源层”)之间。P+型GaN基补充层被包含在使p型势垒层和源电极彼此电连接的电连接结构中。因此，P型势垒层的电势肯定稳定地固定在具有低接触电阻的源电极电势上。结果，确定能够得到上述效果(al)和(a2)。具体地，关于(a2)或(b2)，在pn结处施加反向偏置电压下产生的空穴可通过电连接结构被吸收。这防止了当空穴离开时造成的击穿电压特性降低，这可以可靠地得到良好的击穿电压特性。p型势鱼层可以是p型GaN层或p型AlGaN层。当采用p型AlGaN层时,带可以进一步在正方向上移动，并且可以进一步提高夹断特性。至于构成GaN基叠层的其它层，如果需要，可以使用其它GaN基半导体层来代替GaN层。通过在GaN的预定晶面上进彳丁外延生长,犾得了 GaN基置层。该GaN基可以是GaN衬底或支撑衬底上的GaN膜。或者，通过在生长GaN基叠层期间在GaN衬底等上形成GaN层，然后移除具有与GaN衬底等的厚度相对应的一定厚度的部分，仅薄的GaN层可以以产品的形式留作为基底。留作为基底的薄GaN层可以是导电或非导电层。取决于制造工艺和产品的结构，漏电极可以被布置在薄GaN层的顶表面或底表面上。在GaN衬底、支撑衬底等留在产品中的情况下，支撑衬底或衬底可以是导电或非导电衬底。当支撑衬底或衬底是导电衬底时，漏电极可以直接布置在支撑衬底或衬底的底(下)表面或顶(上)表面上。当支撑衬底或衬底是非导电衬底时，漏电极可以布置在非导电衬底上方和在位于半导体层中下层一侧上的导电层上。n+型源层和P+型GaN基补充层可以形成隧道结，并且源电极和P型势垒层可以通过该隧道结彼此电连接。在上述结构中，由于用作GaN基叠层的顶层的n+型源层与源电极欧姆接触，所以n+型源层被形成为通常具有高施主浓度的n+型GaN基半导体层。通过维持或进一步增加高施主浓度，可以在n+型源层/p+型GaN基补充层中形成隧道结。该隧道结对应于上述电连接结构。通过采用仅进一步增加结的界面附近的施主浓度的结构，可以在上述半导体器件中形成另一个隧道结。在由n+型源层/p+型GaN基补充层形成的隧道结中，费米能级存在于n+型源层的导带中和P+型GaN基补充层的价带中。耗尽层变得非常窄，并且n+型源层的导带最小值和P+型GaN基补充层的价带最大值位于相同的能级。在这种情况下，如果在一侧上出现电势变化，那么，例如，n+型源层的导带中的电子由于隧道效应穿过禁带并且直接移动到P+型GaN基补充层的价带中，而不是横跨高电势势鱼。在电势反向改变的情况下，处于P+型GaN基补充层的价带最大值的电子由于隧道效应穿过耗尽层并且移动到n+型源层的导带中。也就是，看起来在n+型源层和P+型GaN基补充层之间没有势垒，该结构是电平坦的，并且在n+型GaN源层和P+型GaN基补充层之间存在电连接。因此，p型势垒层的电势被固定在具有非常低接触电阻的源极电势上，这肯定可以可靠地得出上述效果(al)和(a2)。根据隧道结的带结构的图片，关于(a2)和(b2)，可以出现空穴的吸收或湮没，并且可以防止当空穴离开时造成的击穿电压降低。此外，在该隧道结中，不需要额外布置扩展电极等。由此，提供了简单的结构，也简化了制造工艺。p+型GaN基补充层可以具有5 X IO18CnT3或更大且5 X 102°cm_3或更小的p型杂质浓度，并且n+型GaN基半导体层具有I X IO18CnT3或更大且5 X 102°cm_3或更小的施主浓度。在上述结构中，可以很容易形成隧道结，并且p型势垒层的电势可以肯定地固定在源电势。另一个电连接结构可以包括源电极和与P+型GaN基补充层导电连接的扩展电极。通过将该扩展电极电连接到源电极，可以使源电极和P型势垒层彼此电连接。由此，p型势垒层的电势肯定可以固定在源电势(地电势)。扩展电极/p+型GaN基补充层对应于电连接结构。源电极可以延伸，使得也用作扩展电极。由此,可以简化半导体器件的结构和制造工艺。p+型GaN基补充层的厚度可以是P势垒层厚度的五分之一或更小。由此，即使增加p型杂质浓度，也可以避免对沟道的不利影响。还可以避免对反向1-V特性(击穿电压特性)的不利影响。p+型GaN基补充层可以具有5nm或更大且不大IOOnm的厚度。当厚度为IOOnm或更小时，可以实现良好的电连接(具有低电阻或低接触电阻的隧道结)。如果厚度小于5nm，则很难均匀地形成薄膜。由于膜生长不足，形成了具有一些孔的薄膜，由此不能以稳定的形式形成适当的薄膜。p+型GaN基补充层可以布置成远离开口的壁表面。如同在p型势垒层中一样，P+型GaN基补充层不必覆盖除了开口之外的整个区域。通过布置P+型GaN基补充层远离开口，可以避免p型杂质对沟道的不利影响。绝缘层可以形成在再生长层上和栅电极下面。通过在栅电极下面布置绝缘层，可以抑制正电压施加到栅电极时产生的栅极泄漏电流，这允许高电流操作。由于阈值电压可以在正方向上进一步偏移，所以容易实现常关状态。在根据本发明的半导体器件的制造方法中，制造了一种垂直GaN基半导体器件。该制造方法包括:在n_型GaN基漂移层上形成p型势垒层的步骤；在？型势垒层上形成P+型GaN基补充层的步骤；在P+型GaN基补充层上形成n+型源层的步骤；通过蚀刻形成从顶层延伸到n_型GaN基半导体层的开口的步骤；在该开口中外延生长再生长层的步骤，该再生长层包括电子漂移层和电子源层；以及在开口周围形成源电极使得与再生长层和n+型GaN基半导体层接触的步骤。n+型源层的施主浓度被设定为I X IO18CnT3或更大且5 X 102°cm_3或更小，并且P+型GaN基补充层的p型杂质浓度被设定为5 X IO18CnT3或更大且5 X 102°cnT3或更小，使得n+型源层和P+型GaN基补充层形成隧道结。根据上述方法，可以通过利用简单的电连接结构将P型势垒层的电势固定在源电势，这可以得到上述效果(al)和(a2)。具体地，在p型势垒层和直接布置在P型势垒层下面的n_型漂移层之间的pn结处产生的空穴可以通过隧道结被吸收或湮灭。结果，防止了空穴离开时引起的击穿电压降低，并且可以始终稳定地确保击穿电压特性。在制造本发明的半导体器件的另一方法中，制造了一种包括在一个主表面上的源电极和在另一主表面上的漏电极的垂直GaN基半导体器件。该制造方法包括:在n_型GaN基漂移层上形成P型势垒层的步骤；在P型势垒层上形成P+型GaN基补充层的步骤；在P+型GaN基补充层上形成n+型源层的步骤；通过蚀刻形成从顶层延伸到n_型GaN基漂移层的开口的步骤；在该开口中外延生长再生长层的步骤，该再生长层包括电子漂移层和电子源层；通过利用光刻选择性移除n+型源层来暴露出P+型GaN基补充层并且然后通过用导电材料进行填充来形成扩展电极的步骤；以及形成源电极使得与扩展电极、n+型源层和再生长层接触的步骤。根据上述方法，可以通过以简单的原理利用电连接结构将p型势垒层的电势固定在源电势，这可以得到上述效果(al)和(a2)。此外，在p型势垒层和直接布置在P型势垒层下面的n_型漂移层之间的pn结处产生的空穴会通过隧道结被吸收或湮灭。结果，可以防止空穴离开时引起的击穿电压特性的劣化。在形成扩展电极的步骤和形成源电极的步骤中，为了使源电极也用作扩展电极，在光刻时，可以选择性移除n+型源层和再生长层以暴露出P+型GaN基补充层，然后可以通过以导电材料进行填充来形成源电极使得源电极与P+型GaN基补充层、n+型源层和再生长层接触。因此，简单地形成了还用作扩展电极的源电极，同时省略了一些制造工艺。由此制得的半导体器件具有与其中分开布置扩展电极的半导体器件基本相同的性能。在p型势垒层上形成P+型GaN基补充层的步骤中，可以通过在p型势垒层的区域中由离子注入来注入P型杂质而使P+型GaN基补充层形成得远离开口，该区域存在于距由开口构成的区域一定的距离处。通过该方法部分地布置P+型GaN基补充层，可以利用p型势垒层提高夹断特性和击穿电压特性，而不对沟道施加P型杂质的不利影响。在p型势垒层上形成P+型GaN基补充层的步骤中，可以在p型势垒层的区域中选择性生长P+型GaN基补充层，该区域存在于距由开口构成的区域一定的距离处。如同在上述的方法中，可以利用p型势垒层提高夹断特性和击穿电压特性，而不对沟道施加P型杂质的不利影响。P+型GaN基补充层较薄，因此然后可以通过典型方法生长n+型源层以使该表面平坦。发明的有利效果根据本发明的半导体器件，在垂直GaN基半导体器件中，肯定可以将p型势垒层的电势固定在源电势，并由此可以稳定地提高夹断特性和击穿电压特性。


图1示出了根据本发明的第一实施例的垂直GaN基FET (半导体器件)，并且是沿着图2中示出的平面图的线1-1的截面图。图2是图1中的垂直GaN基FET的平面图。图3是示出制造图1中的垂直GaN基FET的方法的图，该图示出了在包括与支撑衬底欧姆接触的GaN层的衬底上已经形成了包括直至源层的外延叠层的状态的图。图4是示出已经通过蚀刻形成了开口的状态的图。图5A是示出在通过RIE形成开口的阶段已经形成了抗蚀剂图案的状态的图。 图5B是示出下述状态的图，在通过RIE形成开口的阶段，通过进行离子照射向下蚀刻叠层，并扩展开口(造成后退)。图6是示出已经在开口中形成了再生长层的状态的图。图7是示出已经在再生长层上生长了绝缘层的状态的图。图8是属于本发明的第一实施例的半导体器件的截面图，其是图1中的半导体器件的变形。图9是示出根据本发明的第二实施例的垂直GaN基FET (半导体器件)的截面图。图10是示出在图9中的半导体器件的制造方法中已经形成了扩展电极的状态的图。图11是示出已经形成了源电极的状态的图，该图是在图10中所示的状态之后得到的。图12是示出具有下述结构的垂直GaN基FET的图，在该结构中，图9中所示的半导体器件的扩展电极直接布置在源电极下面。图13是属于本发明的第二实施例的半导体器件的截面图，其是图9中的半导体器件的变形。图14是示出具有下述结构的垂直GaN基FET的图，在该结构中，图13中所示的半导体器件的扩展电极直接布置在源电极下面。图15是示出根据本发明的第三实施例的垂直GaN基FET (半导体器件)的截面图。图16是属于本发明的第三实施例的半导体器件的截面图，其是图15中的半导体器件的变形。
具体实施例方式(第一实施例)图1是根据本发明的第一实施例的垂直GaN基FET (半导体器件)10的截面图。图
2是平面图，并且图1是沿着图2的线1-1的截面图。垂直GaN基FET 10包括导电性GaN衬底I和在GaN衬底I上外延生长的n_型GaN漂移层4/p型GaN势垒层6/p+GaN补充层7/n+型GaN源层8。P+GaN补充层7是布置为固定p型GaN势垒层6的电势的层，并且被包括在用于将电势固定在源电势的电连接结构中。依次形成n_型GaN漂移层4/p型GaN势垒层6/p+型GaN补充层7/n+型GaN源层8，以构成GaN基叠层15。取决于GaN衬底I的类型，可以在GaN衬底I和n_型GaN漂移层4之间插入由AlGaN层或GaN层组成的缓冲层。GaN衬底I可以是包括与支撑衬底欧姆接触的GaN层的衬底。或者，如上所述，通过移除具有与GaN衬底等的厚度相对应的厚度的部分，仅薄GaN层可以以产品形式留作为用于GaN基叠层的外延生长的基膜。GaN衬底，包括与支撑衬底欧姆接触的GaN层、以产品形式留作为基底的薄GaN层等的衬底，可以简称为GaN衬底。在该实施例中，p型GaN势垒层6用作p型GaN势垒层，但是也可以使用p型AlGaN层。关于构成GaN基叠层15的其它层，如果有必要，可以使用其它GaN基半导体层代替上述的GaN层。在GaN基叠层15中，开口 28被形成为从n+型GaN源层8穿透至p型GaN势鱼层6，并达到n_型GaN漂移层4。通过外延生长形成再生长层27，以便覆盖开口 28的壁表面和GaN基叠层15的顶层(n+型GaN源层8)。再生长层27由本征GaN (i型GaN)电子漂移层22和AlGaN电子源层26构成。由AlN等组成的中间层可以插在i型GaN电子漂移层22和AlGaN电子源层26之间。栅电极G位于再生长层27上方，绝缘层9布置在它们之间。漏电极D位于GaN衬底I的底表面上。源电极S位于GaN基叠层15上，使得与再生长层27和n+型GaN源层8欧姆接触。在图1中，源电极S位于n+型GaN源层8上使得与再生长层27的端面接触。在根据该实施例的半导体器件中，电子从源电极S流动并且(Pl)直接进入电子漂移层22，或者(P2 )经由n+型GaN源层8进入电子漂移层22。在电子通过路径(PI)或(P2 )之后，在电子漂移层22和电子源层之间的界面附近位置处的电子漂移层22中，形成了二维电子气。这些电子在厚度方向或垂直方向上流动，从电子漂移层22穿过n_型GaN漂移层4到达漏电极D。在该电子路径中，p型GaN势垒层6夹在n_型GaN漂移层4和n+型GaN源层8之间。p型GaN势垒层6提升了电子的带能量，并且预期产生背栅效应，该背栅效应例如提高击穿电压特性。换句话说，预期P型GaN势垒层6产生下面的效果(al)和(a2)。(al)由于正方向上带的偏移，提高了夹断特性(a2)提高击穿电压特性然而，由于以下原因，p型GaN势垒层6中的受主浓度不能充分地增加。(bl)因为p型GaN势垒层6面向沟道，所以高受主浓度会不利地影响沟道特性，尤其是，导通电阻。(b2)高受主浓度会削弱p型GaN势垒层6和n_型GaN漂移层之间的pn结处的良好的反向电流-电压特性(击穿电压特性)。在不包括P+型GaN补充层7的结构中，如果p型GaN势垒层6的受主浓度不能充分增加，则P型GaN势垒层6的电势就不会被固定，因此不能稳定地得到上述效果(al)和(a2)。在垂直GaN基FET 10中，大约IkV的极高电压被施加在源电极S和漏电极D之间。因此，难以实现器件的实际用途，除非一直稳定地得到上述效果。
在该实施例中，p+型GaN补充层7布置在p型GaN势垒层6和n+型GaN源层8之间。n+型GaN源层8和p+型GaN补充层7形成源电极S和p型GaN势鱼层6之间的隧道结。在由n+型GaN源层8/p+型GaN补充层7形成的隧道结中，在n+型GaN源层8中的导带和P+型GaN补充层7中的价带中存在费米能级。耗尽层变得非常窄，并且n+型GaN源层8的导带最小值和P+型GaN补充层7的价带最大值位于同一能级。在这种状态下，如果一侧出现电势改变，那么，例如，n+型GaN源层8的导带中的电子由于隧道效应穿过禁带并直接移动到P+型GaN补充层7的价带中，而不是横跨高势鱼。在电势反向改变的情况下，P+型GaN补充层7的价带最大值处的电子由于隧道效应穿过耗尽层并且移动到n+型GaN源层8的导带中。也就是，看起来在n+型GaN源层8和p+型GaN补充层7之间没有势垒，并且在n+型GaN源层8和p+型GaN补充层7之间存在电连接。因此，利用极低的接触电阻，p型势垒层的电势被固定在源电势，这肯定可以稳定地得到上述效果(al)和(a2)。根据隧道结的带结构的图片，关于(a2)和(b2)，会出现空穴的吸收或湮灭，并且防止了空穴离开时引起的击穿电压特性的劣化。结果，可以长时间稳定地得到良好的击穿电压特性。此外，在该隧道结中，不必额外地布置扩展电极等。因此，提供了一种简单结构并且还简化了制造工艺。p型GaN势垒层6的p型杂质浓度一般可以为大约IX IO17CnT3至IX 1019cm_3。p型杂质可以是诸如Mg的杂质，其在GaN基半导体中形成受主。p型GaN势垒层6的厚度例如取决于n_型GaN漂移层的厚度，因此不能以常规方式确定该厚度的范围。然而，考虑到上述效果(al)和(a2),许多器件中常用的典型厚度为大约0.5 ii m。如果该厚度小于0.5 y m,则不能充分地得到效果(al)和(a2)，因此可以将0.5 y m设置为厚度的下限。如果厚度为大约0.5 y m的p型GaN势垒层6具有过高的Mg含量，则会不利地影响沟道。在沟道关闭期间，在P型GaN势垒层6和n_型GaN漂移层之间的pn结处的反向电压特性(击穿电压特性)也会劣化。p+型GaN补充层7的厚度可以是p型GaN势垒层6的厚度的五分之一或更少。受主浓度，如Mg浓度，可以是5X1018cm_3至5X102°cm_3。P+型GaN补充层7的厚度的绝对值可以是5nm或更大且IOOnm或更小。n+型GaN源层8的施主浓度可以是I X IO18CnT3或更大且5 X IO2ciCnT3或更小。因此，可以由P+型GaN补充层7和n+型GaN源层8形成隧道结。n+型GaN源层8的厚度可以是大约0.2 u m至0.6 u m。例如，n_GaN漂移层4可以具有大约4 iim的厚度和大约I X 1016cm_3的载流子浓度。参考图2，开口 28和栅电极G具有六边形形状，并且在栅电极G周围的区域基本覆盖有源电极S，而源电极S不与栅极布线12重叠。因此，形成了最紧密的装填结构(蜂巢结构)，并且因此每单位面积栅电极G具有长的周长，这可以降低导通电阻。电流从源电极S流动并且(Pl)直接在再生长层27中或(P2)经过n+GaN源层8进入沟道(电子漂移层22)。然后，电流经过n_型GaN漂移层4流到漏电极D。为了防止源电极S和其布线干扰包括栅电极G、栅极布线12和栅极焊盘13的栅极结构，源极布线被布置在层间绝缘层(未示出)上。通孔被形成在层间绝缘层中，并且包括通过填充通孔获得的导电部分的源电极S被电连接至层间绝缘层上的源极导电层(未示出)。结果，包括源电极S的源极结构可以具有低的电阻和高的迁移率，这适合于高功率器件。也可以通过密集地布置细长的开口替代采用六边形蜂巢结构，来增加每单位面积的开口的周长。因而，可以提高电流密度。将描述根据该实施例的半导体器件10的制造方法。如图3所示，在对应于上述GaN衬底的GaN衬底I上外延生长包括n_型GaN漂移层4/p型GaN势垒层6/p+型GaN补充层7/n+型GaN源层8的GaN基叠层15。可以在GaN衬底I和n_型GaN漂移层4之间插AGaN基缓冲层(未示出)。上述层的形成可以通过例如金属有机化学气相沉积(MOCVD)来进行。通过利用MOCVD进行生长，可以形成具有良好结晶度的GaN基叠层15。在通过利用MOCVD在导电衬底上生长氮化镓膜来形成GaN衬底I的情况下，三甲基镓用作镓源材料。高纯度氨用作氮源材料。纯氢用作载气。高纯度氨的纯度是99.999%或更高，并且纯氢的纯度是99.999995%或更高。对于n型掺杂剂(施主)，氢基硅烷可以用作Si源材料，并且对于p型掺杂剂(受主)，环戊二烯基镁可以用作Mg源材料。具有两英寸直径的导电氮化镓衬底用作导电衬底。在氨和氢的气氛中，在100托下，在1030°C下清洗该衬底。随后，温度增加到1050°C，并且以1500的V/III比率，在200托下，生长氮化镓层。通过采用上述方法，按顺序在GaN衬底I上生长n_型GaN层漂移层4/p型GaN势垒层6/p+型GaN补充层7/n+型GaN源层8。随后，如图4所示，通过反应性离子蚀刻(RIE)形成开口 28。如图5A和5B所示，在外延层4、6、7和8的顶部上形成抗蚀剂图案Ml。然后通过RIE蚀刻抗蚀剂图案M1，使抗蚀剂图案Ml后退，由此开口扩展形成开口 28。在该RIE工艺中，开口 28的倾斜表面，也就是，GaN基叠层15的端面，会受到离子照射的损伤。在损伤部分中，例如，形成了悬挂键和晶格缺陷的高密度区。来自于RIE装置或未指定的源的导电杂质到达损伤部分，由此出现富集。损伤部分的形成会导致漏极泄漏电流增加，由此需要进行恢复。当以一定程度包含氢和氨时，在下面描述的再生长层27的生长期间，可以实现有关悬挂键等的恢复、杂质的移除和钝化。随后，移除抗蚀剂图案M1，并清洗晶片。将晶片插入在MOCVD设备中，如图6所示，生长再生长层27，该再生长层包括由未掺杂的GaN组成的电子漂移层22和由未掺杂的AlGaN组成的电子源层26。在生长未掺杂的GaN层22和未掺杂的AlGaN层26时，在(NH3+H2)的气氛中进行热清洗，然后供应有机金属材料，同时引入(NH3+H2)。在形成再生长层27之前或者在形成再生长层27中的热清洗时，允许进行有关损伤部分的恢复以及导电杂质的移除和钝化。随后,从MOCVD设备取出晶片。如图7所示,生长绝缘层9。通过如图1所示的光刻和电子束沉积，分别在外延层的顶表面上和GaN衬底I的底表面上形成源电极S和漏电极D。此外，在开口 28的侧表面上形成栅电极G。<图1中的半导体器件的变形>图8是示出根据本发明的第一实施例的另一半导体器件10的图，其是图1中的半导体器件的变形。在图1中的半导体器件中，P+型GaN补充层7存在于除了开口 28之外的整个区域中。然而，在图8所示的变形中，p+型GaN补充层7布置得远离开口 28。即使p+型GaN补充层7部分地布置，p+型GaN补充层7和n+型GaN源层8也能形成隧道结。因此，如同图1中的半导体器件一样，利用低接触电阻，p型GaN势垒层7的电势被固定在地电势，这可以始终稳定地得到上述效果(al)和(a2)。也可以实现在施加反向偏置下从P型GaN势垒层6和n_型GaN漂移层4之间的pn结的耗尽层产生的空穴的吸收或湮灭。由于P+型GaN补充层7布置得远离开口 28，所以不存在受主或p型杂质移动到电子漂移层22中的可能性，并因此可以充分地利用诸如低导通电阻的优点。诸如Mg的p型杂质移动相对容易。在图1所示的半导体器件中，存在整个P+型GaN补充层7，p型杂质进A电子漂移层22中并且会妨碍电子移动，尽管相比于p型GaN势垒层6的p型杂质浓度增加的情形，这发生的可能性低。相反，根据这种变形，肯定可以防止由P+型GaN补充层7引起的P型杂质移动到电子漂移层22中。(第二实施例)图9是根据本发明的第二实施例的垂直GaN基FET 10的截面图。在该半导体器件10中，扩展电极被形成在P+型GaN补充层上，并且扩展电极电连接至源电极。也就是说，扩展电极11/P+型GaN补充层7对应于用于p型GaN势垒层6的电势固定在源电极S的电势的电连接结构。GaN基叠层15中每层的厚度和杂质浓度与第一实施例中的相同。在根据该实施例的半导体器件10中，由于扩展电极ll/p+型GaN补充层7的存在，可以得到上述效果(al)和(a2)。此外，通过扩展电极11可以吸收在p型GaN势垒层6和n_型GaN漂移层4之间的pn结处施加反向偏置电压所产生的空穴。结果，可以防止空穴离开时引起的击穿电压特性的劣化，并且因此可以稳定地提供良好的击穿电压特性。关于制造方法，可以采用第一实施例中描述的方法中的大多数工艺。然而，要求需要改变的一些工艺或额外工艺来形成扩展电极11。在图10和11中例示了这些改变。由于可以采用多种方法，所以不一定必须如图所示来进行该制造。例如，如图10所示，形成抗蚀剂图案M2，并且部分移除直接位于源电极下方或附近的n+型GaN源层8的区域，以暴露出P+型GaN补充层7。利用抗蚀剂图案M2作为掩模，以导电材料填充通过移除形成的孔，以形成扩展电极11。此处，在移除抗蚀剂图案M2时，使形成扩展电极11期间沉积在抗蚀剂图案M2上的金属层Ilf剥离。随后，如图11所示，形成抗蚀剂图案M3，并且利用抗蚀剂图案M3作为掩模，将源电极S形成为连接至扩展电极11。在移除抗蚀剂图案M3时，使形成源电极期间沉积在抗蚀剂图案M3上的金属层Sf剥离。扩展电极11例如可以由Ni/Au形成以便与P+型GaN补充层7欧姆接触。扩展电极和源电极需要布置为彼此电连接。考虑到与n+型GaN源层8欧姆接触，源电极S例如可以由Ti/Al/Ti/Au形成。如下面的第三实施例中描述的，如果对于扩展电极和源电极通过利用相同的材料来获得良好的欧姆特性，则扩展电极和源电极可以由相同的材料形成。扩展电极11可以由含有高浓度杂质的半导体形成。通过将源电极S和扩展电极11与P+型GaN补充层7组合，可以以低的接触电阻将P型GaN势垒层的电势固定在源极电势。尽管图9中所示的扩展电极11的结构没有显著改变，但可以采用扩展电极11/源电极S的组合，其中源电极S被连续形成在扩展电极11上，如图12所示。在这种情况下，源电极S仅在其侧表面与n+GaN源层8和二维电子气层(欧姆)接触。〈图9中的半导体器件的变形>图13是示出根据本发明的第二实施例的另一半导体器件10的图，其是图9中的半导体器件的变形。在图9中的半导体器件中，P+型GaN补充层7存在于除了开口 28之外的整个区域中。然而，在图13所示的变形中，P+型GaN补充层7布置得远离开口 28。即使P+型GaN补充层7部分地布置,扩展电极11也使P+型GaN补充层7和源电极S相互导电连接，因此利用低的接触电阻，P型GaN势垒层6的电势被固定在源电势(地电势)。尽管图13中所示的扩展电极11的结构没有显著改变，但也可以采用扩展电极11/源电极S的组合，其中，如图14所示，源电极S被连续形成在扩展电极11上，而P+型GaN补充层7存在于限定的区域中。在这种情况下，源电极S仅在其侧表面与n+GaN源层8(欧姆)接触。结果，可以得到上述效果(al)和(a2)，如同图9中的半导体器件一样。此外，也可以吸收才P型GaN势垒层6和n_型GaN漂移层4之间的pn结的耗尽层所产生的空穴。因此，可以防止空穴离开时引起的击穿电压特性的劣化。由于P+型GaN补充层7布置得远离开口 28，所以不存在受主或p型杂质移动到电子漂移层22中的可能性，并因此可以充分地利用诸如低导通电阻的优点。诸如Mg的p型杂质相对容易地移动。在其中P+型GaN补充层7的端面暴露于开口 28的结构中，p型杂质进入电子漂移层22并且会妨碍电子移动，尽管相比于p型GaN势垒层6的受主浓度增加的情形，则发生的可能性低。相反，根据这种变形，肯定可以防止P型杂质移动到电子漂移层22中。该制造可以通过组合根据第一实施例的变形(图8中所示的半导体器件)中的制造工艺与图9中所示的半导体器件的制造工艺来进行。(第三实施例)图15是根据本发明的第二实施例的垂直GaN基FET 10的截面图。在该半导体器件10中，源电极S直向下延伸，并且具有相同截面、由相同的电极材料形成导电连接至P+型GaN补充层7的扩展电极11。该实施例基于以下前提条件:对于使用相同的电极材料的P+型GaN补充层7和n+型GaN源层8，满足低于或等于某一程度的低接触电阻。当低导通电阻很重要时，优先在扩展电极11和n+型GaN源层8之间提供低接触电阻。然而，是否满足该前提条件取决于半导体器件所需的规格。根据该规格，可能存在源电极S和扩展电极11不能利用相同的材料形成的情形。如图15所示，通过利用相同的材料形成源电极S和扩展电极11，简化了半导体器件10的结构并且也简化了制造工艺。而且在该情况下，源电极S仅在其侧表面与n+型GaN源层8和二维电子气层(欧姆)接触。〈图15中的半导体器件的变形>图16是示出根据本发明的第三实施例的另一半导体器件10的图，其是图15中的半导体器件的变形。在图15中的半导体器件中，P+型GaN补充层7存在于除了开口 28之外的整个区域中。然而，在图16中所示的变形中，P+型GaN补充层7布置得远离开口 28。即使P+型GaN补充层7部分地布置，扩展电极11也使P+型GaN补充层7和源电极S相互导电连接，因此利用低接触电阻，P型GaN势垒层6的电势被固定在源极电势(地电势)。本发明的上述实施例中公开的结构仅仅是示例，本发明的范围并不限于这些实施例。本发明的范围由权利要求定义，因此落入权利要求范围内的所有改变以及它们的等同物都被权利要求所包含。工业适用性根据本发明的半导体器件等，在垂直GaN基半导体器件中，通过固定p型势垒层的电势，肯定可以提高夹断特性和击穿电压特性。此外，在P型GaN势垒层和n_型GaN漂移层之间的pn结处在施加反向偏置下产生的空穴会被吸收或湮灭。附图标记列表
IGaN衬底
4 if型GaN漂移层
6p型GaN势垒层
7p+型GaN补充层
8n+型GaN源层
9绝缘层
10半导体器件(垂直GaN基FET)
II扩展电极 Ilf 将会被剥离的扩展电极的金属层 12 栅极布线
13 栅极焊盘15 GaN基叠层22 GaN电子漂移层
26AlGaN电子源层
27再也长层
28开U
S 源电极 Sf 将会被剥 离的源电极的金属层 G 栅电极 D 漏电极 MK M2、M3抗蚀剂图案
权利要求
1.一种垂直半导体器件，所述垂直半导体器件包括具有开口的GaN基叠层，所述半导体器件包括: 再生长层，所述再生长层包括定位为覆盖所述开口的壁表面的沟道； P型GaN基半导体层，所述p型GaN基半导体层具有在所述开口的所述壁表面处被所述再生长层覆盖的端面； n+型GaN基半导体层，所述n+型GaN基半导体层用作所述GaN基叠层的顶层； P+型GaN基补充层,所述P+型GaN基补充层包含浓度比所述p型GaN基半导体层的浓度高的P型杂质，所述P+型GaN基补充层位于所述p型GaN基半导体层和所述n+型GaN基半导体层之间； 栅电极，所述栅电极位于所述开口中的所述再生长层上；以及 源电极，所述源电极位于所述开口周围的所述GaN基叠层上，以便与所述再生长层和所述n+型GaN基半导体层接触， 其中，所述再生长层包括电子漂移层和电子源层，并且所述沟道由在所述电子漂移层和所述电子源层之间的界面附近的位置处的所述电子漂移层中产生的二维电子气形成，并且 所述P+型GaN基补充层被包括在电连接结构中，所述电连接结构将所述p型GaN基半导体层和所述源电极彼此电连接，以便将所述P型GaN基半导体层的电势固定在所述源电极的电势。
2.根据权利要求1所述的半导体器件，其中，所述n+型GaN基半导体层和所述P+型GaN基补充层形成隧道结 ，并且所述源电极和所述P型GaN基半导体层通过所述隧道结彼此电连接。
3.根据权利要求2所述的半导体器件，其中，所述P+型GaN基补充层具有5XIO18CnT3或更大且5X 102°cm_3或更小的p型杂质浓度，并且所述n+型GaN基半导体层具有I X IO18CnT3或更大且5 X IO2ciCnT3或更小的施主浓度。
4.根据权利要求1所述的半导体器件，进一步包括与所述P+型GaN基补充层导电连接的扩展电极，其中，所述扩展电极电连接到所述源电极。
5.根据权利要求4所述的半导体器件，其中，所述源电极延伸以便还用作所述扩展电极。
6.根据权利要求1至5中的任一项所述的半导体器件，其中，所述P+型GaN基补充层的厚度是所述P型GaN基半导体层的厚度的五分之一或更小。
7.根据权利要求1至6中的任一项所述的半导体器件，其中，所述P+型GaN基补充层具有5nm或更大且IOOnm或更小的厚度。
8.根据权利要求1至7中的任一项所述的半导体器件，其中，所述P+型GaN基补充层被布置成远离所述开口的所述壁表面。
9.根据权利要求1至8中的任一项所述的半导体器件，其中，绝缘层被形成在所述再生长层上和所述栅电极的下面。
10.一种用于制造垂直GaN基半导体器件的方法，所述方法包括: 在n_型GaN基半导体层上形成p型GaN基半导体层的步骤； 在所述P型GaN基半导体层上形成P+型GaN基补充层的步骤；在所述P+型GaN基补充层上形成n+型GaN基半导体层的步骤； 通过蚀刻，形成从顶层延伸到所述n_型GaN基半导体层的开口的步骤； 在所述开口中外延生长再生长层的步骤，所述再生长层包括电子漂移层和电子源层；以及 在所述开口周围形成源电极，使其与所述再生长层和所述n+型GaN基半导体层接触的步骤， 其中，所述n+型GaN基半导体层的施主浓度被设定为I X IO18CnT3或更大且5 X 102°cm_3或更小，并且所述P+型GaN基补充层的p型杂质浓度被设定为5X IO18CnT3或更大且.5 X IO20Cm-3或更小，使得所述n+型GaN基半导体层和所述P+型GaN基补充层形成隧道结。
11.一种用于制造垂直GaN基半导体器件的方法，所述垂直GaN基半导体器件包括在一个主表面上的源电极和在另一个主表面上的漏电极，所述方法包括: 在n_型GaN基半导体层上形成p型GaN基半导体层的步骤； 在所述P型GaN基半导体层上形成P+型GaN基补充层的步骤； 在所述P+型GaN基补充层上形成n+型GaN基半导体层的步骤； 通过蚀刻，形成从顶层延伸到所述n_型GaN基半导体层的开口的步骤； 在所述开口中外延生长再生长层的步骤，所述再生长层包括电子漂移层和电子源层；通过利用光刻选择性移除所述n+型GaN基半导体层来暴露所述P+型GaN基补充层，并且然后通过用导电材 料进行填充来形成扩展电极的步骤；以及 形成源电极，使其与所述扩展电极、所述n+型GaN基半导体层和所述再生长层接触的步骤。
12.根据权利要求11所述的用于制造半导体器件的方法，其中，在形成所述扩展电极的步骤中和形成所述源电极的步骤中，为了使所述源电极也用作所述扩展电极，在所述光刻中，选择性移除所述n+型GaN基半导体层和所述再生长层以暴露所述P+型GaN基补充层，然后通过用导电材料进行填充来形成所述源电极，使得所述源电极与所述P+型GaN基补充层、所述n+型GaN基半导体层和所述再生长层接触。
13.根据权利要求10至12中的任一项所述的用于制造半导体器件的方法，其中，在所述p型GaN基半导体层上形成所述P+型GaN基补充层的步骤中，在所述p型GaN基半导体层的区域中，通过由离子注入来注入P型杂质而远离所述开口地形成所述P+型GaN基补充层，其中所述区域存在于距由所述开口构成的区域一定距离处。
14.根据权利要求10至12中的任一项所述的用于制造半导体器件的方法，其中，在所述p型GaN基半导体层上形成所述P+型GaN基补充层的步骤中，在所述p型GaN基半导体层的区域中，选择性生长所述P+型GaN基补充层，其中所述区域存在于距由所述开口构成的区域一定距离处。
全文摘要
本发明提供一种垂直半导体器件，在该垂直半导体器件中，通过固定p型GaN势垒层的电势，肯定可以稳定地提高夹断特性和击穿电压特性。半导体器件包括具有开口28的GaN基叠层15；再生长层27，其包括定位为覆盖开口的壁表面的沟道；与源电极S欧姆接触的n+型源层8；p型GaN势垒层6；和位于p型GaN势垒层6与n+型源层8之间的p+型GaN基补充层7。p+型GaN基补充层7和n+型源层8形成隧道结以将p型GaN势垒6的电势固定在源电势。
文档编号H01L29/778GK103155156SQ201180049540
公开日2013年6月12日 申请日期2011年7月6日 优先权日2010年10月13日
发明者木山诚, 斋藤雄, 冈田政也, 上野昌纪, 八重樫诚司, 井上和孝, 横山满德 申请人:住友电气工业株式会社