半导体放电器件及其形成方法

专利名称：半导体放电器件及其形成方法
技术领域：
本发明一般涉及半导体器件，并且在特定实施例中涉及半导体放电器件及其形成方法。
背景技术：
在半导体处理中，在沉积或蚀刻各种材料层期间使用等离子体工艺。等离子体处理提供优于其他替换处理方法的许多优点。作为一个实例，与类似的热工艺相比，可以使用低温来沉积薄膜层。类似地，等离子体使能的反应离子蚀刻允许几乎垂直(各向异性)地蚀刻材料层，这对于各向同性的纯粹化学蚀刻技术是不可能的。然而由于包括带电离子的等离子体的性质，等离子体工艺还具有一些缺点。在等离子体处理期间，带电离子可能与工件发生相互作用，从而将电荷转移到工件。所述电荷可能被捕获在工件的某一区段内，并且可能由于电荷破坏器件的后续操作而具有有害结果。 器件破坏的易发性或程度取决于器件制造的阶段和具体器件设计。因此，需要的是用来减小工件中的等离子体引发的破坏的电路、器件以及制造方法。

发明内容
通过本发明的说明性实施例，这些和其他问题一般得到解决或规避，并且技术优点一般得以实现。根据本发明的一个实施例，一种半导体结构包括阱区段，所述阱区段具有多个晶体管。第一放电器件包括第一晶体管，其具有第一源极/漏极区段、第二源极/漏极区段以及第一栅极区段。所述阱区段和第一放电器件被布置在衬底中。第一源极/漏极区段耦合到阱区段，而第二源极/漏极区段耦合到低电压节点。第一栅极区段耦合到第一天线。根据本发明的另一个实施例，一种形成半导体结构的方法包括在衬底的第一区段中形成包括多个晶体管的第一阱区段。在衬底的第二区段中形成第二阱区段。在衬底中形成第一放电器件，所述第一放电器件耦合在第一阱区段与第二阱区段之间。在制造所述半导体结构的后续步骤期间，来自第一阱区段的电荷通过第一放电器件被转移到第二阱区段。根据本发明的另一个实施例，一种形成半导体器件的方法包括在衬底内形成具有第一掺杂类型的第一阱区段。在第一阱区段内形成具有第二掺杂类型的第二阱区段，第二掺杂类型与第一掺杂类型相反。在第二阱区段内形成具有第一掺杂类型的第三阱区段，第三阱区段包括多个晶体管。在衬底内和/或上方形成第一晶体管，第一晶体管耦合在第三阱区段与低电压节点之间。在半导体器件的后续制造中，使用第一晶体管对累积在第三阱区段中的电荷进行放电。根据本发明的另一个实施例，一种形成半导体器件的方法包括在衬底内形成阱区段。所述方法还包括在所述阱区段内和/或之上形成多个晶体管。在衬底内形成第一放电器件。第一放电器件包括第一晶体管，其具有第一源极/漏极区段、第二源极/漏极区段以及第一栅极区段。第一源极/漏极区段耦合到所述阱区段，而第二源极/漏极区段耦合到低电压节点。在第一栅极区段之上形成第一天线的第一部分，使得第一栅极区段耦合到第一天线的第一部分。使用第一等离子体工艺在所述阱区段之上形成第一金属化层。第一放电器件被配置成在第一等离子体工艺期间导通。前面相当宽泛地概述了本发明的一个实施例的特征，以便可以更好地理解下面的对本发明的详细描述。在下文中将描述形成本发明的权利要求主题的本发明实施例的附加特征和优点。本领域技术人员应当明白，所公开的概念和具体实施例可以容易用作用于修改或设计用于实施与本发明相同的目的的其他结构或工艺的基础。本领域技术人员还应当认识到，这样的等效构造并不背离在所附权利要求中所阐述的本发明的精神和范围。


为了更加完整地理解本发明及其优点，现在将参照结合附图进行的以下描述，其中
图I示出了根据本发明的一个实施例的半导体器件；
图2包括图2a - 2e，示出了半导体器件，其示出了根据本发明的一个实施例的包括ρ 沟道晶体管的放电器件，其中图2a、2c和2e示出了顶视图而图2b和2d示出了剖面图3包括图3a - 3e，示出了放电器件的替换实施例，其中所述放电器件包括η沟道晶
体管；
图4包括图4a和4b，示出了根据本发明的一个实施例的包括NMOS和PMOS晶体管两者的放电器件；
图5包括图5a — 5b，示出了根据本发明的替换实施例的放电器件，其中图5a示出了顶视图而图5b示出了剖面图，其采用了 pMOS放电器件以及通过外延层和填充有绝缘材料的沟槽而与衬底隔离的各区段；
图6示出了根据本发明的替换实施例的具有绝缘体上硅衬底的放电器件的剖面图7示出了根据实施例的具有耦合到阱区段的NMOS和PMOS放电晶体管两者的半导体器件；以及
图8示出了根据本发明的实施例的半导体处理期间的衬底。除非另行表明，否则不同附图中的对应数字和符号一般指代对应的部件。附图被绘制成清楚地示出实施例的相关方面而不一定是按比例绘制的。
具体实施例方式下面详细讨论各个实施例的实现及使用。但是应当明白，本发明提供可以在广泛的多种具体背景中体现的许多可适用的发明性概念。所讨论的具体实施例仅仅说明了用以实现及使用本发明的具体方式，而不限制本发明的范围。将关于一种具体背景中的各个实施例来描述本发明。在各个实施例中，使用放电器件来去除在等离子体处理期间从半导体晶片的阱区段或SOI岛或深沟槽区段积聚的电荷。首先将使用图I来描述放电器件的一个示意性实施例。将使用图2 - 7来描述放电器件的各个结构实施例。将使用图8来描述等离子体工艺期间的放电工艺。图I示出了根据本发明的一个实施例的半导体器件。参照图1，将芯片的器件阵列5布置在基础衬底100上，如所述半导体器件的顶视图中所示出的那样。衬底100可以是硅衬底，并且可以包括外延层和/或填充有绝缘材料的沟槽。衬底100在各个实施例中可以是大块(bulk)衬底。在一些实施例中，衬底100可以是绝缘体上硅衬底。在替换实施例中，衬底100可以是诸如SiGe、SiC以及化合物半导体之类的其他半导体材料。在各个实施例中，器件阵列5被形成在多个阱上。在一个实施例中，晶体管阵列5被形成在三阱上。第一阱区段10被布置在衬底100之上和/或衬底100 内。第二阱区段20被布置在第一阱区段10内，并且第三阱区段30被布置在第二阱区段20 内。第一、第二、第三阱区段10、20和30可以使用传统处理来形成，例如使用离子注入、扩散和/或外延再生长来形成。在各个实施例中，器件阵列5可以是逻辑、存储器、模拟、混合信号或者半导体器件的其他电路的一部分。在各个实施例中，器件阵列5可以包括有源器件区段并且包括晶体管、电阻器、电容器、电感器或者被用来形成集成电路的其他组件的阵列。在一个实施例中，在第二阱区段20中形成第一类型的器件，并且在第三阱区段30 中形成第二类型的器件。例如，如果第二阱区段20包括η型掺杂，则在第二阱区段20内可以形成包括P沟道晶体管(PMOS)的第一类型的器件。类似地，如果第三阱区段30包括ρ型掺杂，则在第三阱区段30内可以形成包括η沟道晶体管(NMOS)的第二类型的器件。在一个实施例中，可以因此制造CMOS器件(例如反相器)的阵列，所述阵列具有例如N个反相器级，如图I中通过虚线矩形所示出的那样。在各个实施例中，包括晶体管(例如CMOS晶体管)的有源区域可以通过未示出的隔离区段(例如浅沟槽隔离或结合外延层的深沟槽)彼此分离。 参照图I，第三阱接触部170布置在第二阱区段20上并且实现与第二阱区段20的电接触。类似地，第二阱接触部140布置在第三阱区段30上并且实现与第三阱区段30的电接触。在基础衬底100之上形成包括多条金属线的金属化层(未示出)。所述金属化层被布置在有源器件区段(例如器件阵列5)之上。金属化层电接触并且互连有源器件。金属化层和有源器件区段一起形成完整功能集成电路。换句话说，可以通过互连的有源电路来执行芯片的电功能。逻辑器件可以包括许多金属化层，例如九层或更多层的铜或者替换的其他金属。存储器器件(诸如DRAM)可以具有较少数目的金属水平并且可以是铝。所述金属化层可以覆盖有附加钝化层以及其他适当的接触结构。如所示出的那样，第一放电器件50耦合到第三阱区段30，而第二放电器件60耦合到第二阱区段20。在一些实施例中，可以只存在第一放电器件50或第二放电器件60。第一和第二放电器件50和60通过衬底接触部40耦合到低电压节点或接地电势节点。第一和第二放电器件50和60被配置成对第二阱区段20和第三阱区段30中的任何过剩电荷进行放电。在一个实施例中，第一和第二放电器件50和60被配置成对所积聚的正或负电荷进行放电，但是在一些实施例中它们可以是电荷特定的。在各个实施例中，第一和第二放电器件50和60以其他方式与器件阵列5电隔离，使得在产品操作或产品寿命期间，第一和第二放电器件50和60不与器件阵列5的器件或者衬底100内的其他功能电路相互作用。在各个实施例中，第一和第二放电器件50和60是被用于对在制造半导体器件时的等离子体处理期间积聚的电荷进行放电的放电电路的剩件(vestige )。在等离子体处理期间，特别是在器件阵列5之上形成通孔和金属线时，来自等离子体中的带电离子的电荷被工件捕获并且可能累积到阱区段中。有利地，在各个实施例中， 放电器件中的开关被配置成只有当这些阱在等离子体处理期间被充电时才接通(导通)。因此，通过放电器件从阱中去除所积聚的任何过剩电荷。阱中的电荷可能具有如下有害影响改变第二阱区段20和第三阱区段30中的器件阵列的器件特性。例如，在带电阱内形成的晶体管的阈值电压可能不同于在不带电阱中形成的晶体管。甚至MOS栅极氧化物层可能恶化并且在低电压(使用条件)下开始导通高电流。通过去除过剩的浮动电荷，放电器件确保了提高的器件均匀性。在正常产品使用期间，放电器件内的开关被关断(不导通)。因此，放电器件在正常操作期间不是半导体器件的任何电路的一部分。图2包括图2a — 2e，示出了根据本发明的一个实施例的半导体器件，其中图2a、 2c和2e示出了顶视图而图2b和2d示出了剖面图。参照图2a，将第一掺杂类型的第一阱区段10布置在衬底100之上。在第一阱区段 10内布置第二掺杂类型的第二阱区段20。在一些实施例中，可以在第二阱区段20内布置具有第一掺杂类型的第三阱区段30。第一放电器件50耦合到第二阱区段20。在各个实施例中，在不同配置中可以与第二阱区段20相邻地形成第一放电器件 50。类似地，可以鉴于各种因素来选择第一放电器件50的长度、宽度和面积，所述因素包括可用技术规范以及在制造期间使用的具体等离子体处理的电荷累积特性。在一个实施例中，第一阱区段10和第三阱区段30包括相同的第一掺杂类型(基于净掺杂的掺杂类型)。在各个实施例中，第三阱区段30可以比第一阱区段10更重地掺杂。 第二阱区段20包括与第一掺杂类型相反的第二掺杂类型。在一个实施例中，第一掺杂类型是P型掺杂，而第二掺杂类型是η型掺杂。第一放电器件50包括第一晶体管51，其具有第一源极/漏极区段110、第二源极 /漏极区段115以及覆在沟道区段上方的第一栅极区段205。在一个实施例中，第一晶体管 51是ρ沟道金属绝缘体半导体晶体管。第一源极/漏极区段110通过第二阱接触部140耦合到第三阱区段30。图2b示出了沿着图2a中的线2b — 2b的半导体器件的剖面图。如图2b中示出的那样，第一放电器件50的第一晶体管51被形成在第二放电器件阱区段21之上。第二放电器件阱区段21被形成在第一放电器件阱区段11内。在各个实施例中，第一放电器件阱区段11和第一阱区段10被一起形成并且包括类似的掺杂水平和掺杂类型。在各个实施例中，第二放电器件阱区段21和第二阱区段20被一起形成并且包括类似的掺杂水平和掺杂类型。例如，第一晶体管51的沟道区段包括与第二阱区段20相同的掺杂类型。如图2b中示出的那样，在第二放电器件阱区段21之上形成多个金属化层。第一放电器件50的第一晶体管51的所述多个金属化层形成第一天线80。第一天线80可以耦合到正电压节点V。电压节点V例如可以被用来在产品使用期间独立地控制第一晶体管51。 在一个实施例中，第一放电器件50之上的金属化层的数目可以与半导体器件的其他区段(例如器件阵列5)之上的金属化层的数目相同。第一天线80包括处于第一金属水平Ml的第一金属线210、处于第二金属水平M2 的第二金属线220、处于第三金属水平M3的第三金属线230、处于第四金属水平M4的第四金属线240、处于第五金属水平M5的第五金属线250、处于第六金属水平M6的第六金属线 260。第一金属线210通过第一接触插头208耦合到第一栅极区段205。所述金属线通过通孔连接，例如第一通孔215耦合第一金属线210与第二金属线220。在各个实施例中，可以存在数目更多或更少的金属水平。例如，诸如微处理器之类的逻辑器件可以包括数目更多的金属水平，而诸如DRAM存储器之类的存储器器件可以具有数目更少的金属水平。图2c示出了沿着图2b中的线2c — 2c的形成第一天线的第一金属化层的顶视图。图2c的实施例在使用镀铜的实施例中被用作第一天线80的天线结构。在一个或更多实施例中，第一天线80的每一条金属线可以包括适当的形状并且可能位于放电器件上方或旁边。例如，在一个或更多实施例中，第一金属线210、第三金属线 230、第二金属线220、第四金属线240、第五金属线250和第六金属线260可以被形成为正方形或矩形块。第一金属线210的面积远远大于第一通孔215或第一接触插头208的面积。这样的结构被有利地用来增强对特定类型的电荷(在这种情况中可能是负电荷)的收集。具体来说，在形成后续金属化层期间，第一天线80的每一个较低金属化层被暴露。因此，例如，第一天线80捕获来自撞击的等离子体的电荷的一部分。通过第一天线80 捕获的电荷可能导致第一栅极区段205的电势的升高或降低。重要地，在形成每一个金属或通孔水平期间，已经形成的第一天线80的较低部分充当针对第一晶体管51的天线。换句话说，在一些实施例中，对于放电器件的运作可能不需要第一天线80的完整结构。在等离子体处理期间，在铜(Cu)或铝(Al)的通孔和Al的窄间隔线的形成期间更有利于正电荷的累积，而Al的宽间隔金属线以及Cu或Al的可能金属表面的形成导致负电荷的累积。因此，为了提高栅极(从而第一晶体管51)对等离子体充电的灵敏度，第一天线80所包括的金属线的面密度大于通孔(还如图2c中示出的那样)。例如，在一个或更多实施例中，在每一个金属化层中，金属线的表面积远远大于通孔的表面积，并且通孔的面积被最小化。在一个或更多实施例中，在每一个金属化层中，金属线的表面积是通孔的表面积的至少50倍。通孔的最小化使负电荷的累积最大化而没有湮灭(中和)，从而提高了栅极区段处的电势。图2e示出了替换实施例，其中当金属线的间隔更宽时使用铝来形成金属线。图2d示出了沿着图2a中的线2d — 2d的半导体器件的剖面图，其包括反相器链 (I-N)的MOS晶体管。为了清楚起见，在该图中没有示出第一天线80的结构。相反，在图 2d中示出了第一天线80的示意图。图2d示出了具有多个晶体管的器件阵列5的一部分。第一放电器件50耦合到器件阵列5的覆在第三阱区段30上方的部分。器件阵列5中的每一个晶体管包括布置在第三阱区段30内的第一阵列源极/漏极区段150。第一阵列源极/漏极区段150具有与第三阱区段30的净掺杂相反的净掺杂，因此属于第二掺杂类型。因此，如果第一掺杂类型是 P型，则第一阵列源极/漏极区段150是η型，从而形成具有η沟道晶体管的阵列。如图2d中示出的那样，每一个晶体管耦合到金属化层，其就像是形成包括金属层和通孔的天线阵列70的天线。第一放电器件50通过与阱区段30具有相同掺杂类型的第二阱接触部140而耦合到第三阱区段30。此外，第一放电器件50通过衬底100与器件阵列 5隔离。第一放电器件50通过互连而耦合到第二阱接触部140，所述互连可以通过第一金属水平Ml或更高的金属水平形成。替换地，第一放电器件50通过处于栅极水平的线(例如多段线/金属线)耦合到第二阱接触部140。第一放电器件50包括第一晶体管51，其具有第一源极/漏极区段110、第二源极 /漏极区段115以及覆在沟道区段上方的第一栅极区段205。第一晶体管51被形成在具有第二净掺杂类型的另一个第二阱区段20 (第二放电器件阱区段21)内。第一栅极电介质层 155被布置在第一栅极区段205与沟道区段之间。在一个实施例中，第一晶体管51的第一阱接触部130连结(tie)到第二阱接触部140。第二源极/漏极区段115耦合到衬底接触部40，从而耦合到衬底电势。在各个实施例中，第一晶体管51被设计成是具有低阈值电压(例如小于大约 O. 35V)的低电压晶体管。例如，在一些实施例中，第一晶体管51的阈值电压可以处在大约 O. 05V与大约O. 5V之间。第一晶体管51在其自身的阱构造方面被设计成与器件阵列5绝缘。对于ρ沟道晶体管，负电荷的累积可能使处在第一栅极区段205下方的沟道区段反转，从而导致第一和第二源极/漏极区段110和115之间导通。因此，如果第三阱30具有过剩的负电荷，则来自接地衬底接触部40的空穴可能流过ρ沟道晶体管并且与第三阱区段30中的过剩电子复合，从而对过剩电荷进行放电。图3包括图3a — 3e，示出了第一放电器件的替换实施例，其中第二放电器件包括 η沟道晶体管。参照图3a，将第一阱区段10布置在衬底100之上。在第一阱区段10内布置第二阱区段20。在一些实施例中，可以在第二阱区段20内布置第三阱区段30。第二放电器件 60耦合到第二阱区段20。第二放电器件60被形成在第三放电器件阱区段31之上及其内， 该第三放电器件阱区段31处于第二放电器件阱区段21和第一放电器件阱区段11之上。在各个实施例中，第一放电器件阱区段11、第二放电器件阱区段21和第三放电器件阱区段31 分别是另一个第一阱区段10、另一个第二阱区段20和另一个第三阱区段30。在一个实施例中，第一掺杂类型是P型掺杂，而第二掺杂类型是η型掺杂。第二放电器件60包括第二晶体管52，其具有第三源极/漏极区段120、第四源极 /漏极区段125以及覆在沟道区段上方的第二栅极区段206。在一个实施例中，第二晶体管 52是η沟道金属绝缘体半导体晶体管。第三源极/漏极区段120通过第三阱接触部170耦合到第二阱区段20。衬底100的本征或低掺杂区段将第二放电器件60与第二阱区段20分离。在各个实施例中，第二晶体管52被设计成是具有低阈值电压(例如小于大约 O. 35V)的低电压晶体管。例如，在一些实施例中，第二晶体管52的阈值电压可以处在大约 O. 05V与大约O. 5V之间。第二晶体管52在其自身的阱构造方面被设计成与器件阵列5绝缘。图3b示出了沿着图3a中的线3b — 3b的半导体器件的剖面图。如图3b中示出的那样，第二放电器件60的第二晶体管52被形成在第三放电器件阱区段31之上，该第三放电器件阱区段31是另一个第三阱区段。例如，第二晶体管52的沟道区段包括与第三阱区段30相同的掺杂类型。如图3b中示出的那样，在第三放电器件阱区段31之上形成多个金属化层。第二放电器件60的第二晶体管52的所述多个金属化层形成第二天线90。在一个实施例中，所述金属化层的数目可以与所述半导体器件的其他区段之上的金属化层的数目相同。与先前实施例不同，第二天线90被设计成捕获正电荷以接通所述η沟道晶体管。 因此，第二天线90被设计成具有通孔相对于金属线的最大表面积。如图3b和3c中示出的那样，所暴露的通孔的表面积尽可能地大。由于遮蔽效应，最小通孔开口导致最高充电。在一个或更多实施例中，在每一个金属化和每一个通孔层中，通孔的累计表面积是金属化的累计表面积的近似1/4。因此，第二天线90在等离子体处理期间高效地捕获正电荷(空穴)。第二天线90包括处于第一通孔水平Vl的第一通孔215、处于第二通孔水平V2的第二通孔225、处于第三通孔水平V3的第三通孔235、处于第四通孔水平V4的第四通孔 245、处于第五通孔水平V5的第五通孔255。所述通孔通过第一金属线210、第二金属线220、 第三金属线230、第四金属线240和第五金属线250连接。第二天线90可以通过诸如第五金属线250的更高金属水平而例如在接地电势节点41或固定低电压节点处耦合到衬底100。 与先前实施例中一样，可以存在数目更多或更少的金属水平。图3c的实施例可以在使用镀铜形成层叠通孔的实施例中被用作第二天线90的天线结构。图3e示出了替换实施例，其中使用铝以最小金属线间距和放置在金属线上的最小尺寸通孔将所述金属线形成为梳状结构。图3d示出了沿着图3a中的线3d — 3d的半导体器件的剖面图。为了清楚起见， 在图3d中示意性地示出了第二天线90的结构。参照图3d，器件阵列5的一部分包括多个晶体管。与图2d的图示类似，图3d示出了形成在第二阱区段20内的器件阵列5的晶体管。器件阵列5中的每一个晶体管(例如 PMOS晶体管)包括关于图2d所描述的布置在第二阱区段20内的第二阵列源极/漏极区段 160和阵列天线70。例如通过第一金属水平Ml (或通过后续的更高金属水平)，第二放电器件60通过第二阱接触部170耦合到第二阱区段20。第二放电器件60包括第二晶体管52，其具有第三源极/漏极区段120、第四源极/漏极区段125、覆在沟道区段上方的第二栅极区段206。第二晶体管52被形成在具有第一净掺杂类型的另一个第三阱区段(第三放电器件阱区段31) 内。第二栅极电介质层156被布置在第二栅极区段206与所述沟道区段之间。第四源极/ 漏极区段125以及可选地第二晶体管52的第二阱接触部135连结到衬底接触部40。第三源极/漏极区段120耦合到第二阱接触部170。在η沟道晶体管的情况下，正电荷在第二栅极区段206中的累积可能导致在下方的沟道区段中形成反区段，从而导致第三和第四源极/漏极区段120和125之间导通。因此，在等离子体处理期间，当该η沟道晶体管接通时，在第二阱20中累积的任何正电荷可以被放电。例如，所述η沟道晶体管接通，从而导致电子从接地衬底接触部40通过第四源极 /漏极区段125流到第三源极/漏极120中并且进一步流到第二阱接触部170中。所述电子可以通过电子一空穴复合过程而与第二阱区段20中的过剩空穴复合。本发明的实施例包括关于图2和3描述的实施例的组合。使用组合的实施例，可以对第二阱区段20和第三阱区段30中的正和负电荷累积进行放电。图4包括图4a和4b，示出了根据本发明的一个实施例的包括NMOS和PMOS晶体管两者的放电器件。图4a是示出了包括第一晶体管51和第二晶体管52的放电器件的顶视图。第一晶体管51与关于图2所描述的类似，而第二晶体管52与关于图3所描述的类似。图4a示出了如下实施例其中第一掺杂类型是P型而第二掺杂类型是η型。因此， 第三阱区段30是P阱，而第二阱区段20是η阱。第一晶体管51是P沟道晶体管(PM0S)， 而第二晶体管52是η沟道晶体管(NM0S)。因此，第一晶体管51被形成在第二放电器件阱区段21内，而第二晶体管52被形成在第三放电器件阱区段31内。因此，在该实施例中，通过由于第一晶体管51 (PM0S晶体管)的接通而将空穴注入到第三阱区段30中，去除了过剩的负电荷。与此相对，通过由于第二晶体管52的接通而将电子注入到第二阱区段20中，去除了过剩的正电荷。因此在该实施例中，放电器件从阱区段中去除过剩的正或负电荷。在替换实施例中，第一晶体管51 (PM0S晶体管)可以耦合到第三阱区段30以对负电荷进行放电。类似地，在替换实施例中，第二晶体管52 (NM0S晶体管)可以耦合到第二阱区段20以对正电荷进行放电。在各个实施例中，PMOS晶体管被用来从阱区段对负电荷进行放电，而NMOS晶体管被用来从阱区段对正电荷进行放电。图4b示出了替换实施例，其中第一掺杂类型是η型而第二掺杂类型是P型。因此，第三阱区段30是η阱而第二阱区段20是P阱。再次，第一晶体管51是P沟道晶体管 (PM0S)，而第二晶体管52是η沟道晶体管(NM0S)。然而第一晶体管51被形成在第三放电器件阱区段31内，而第二晶体管52被形成在第二放电器件阱区段21内。图5包括图5a — 5b，示出了根据本发明的替换实施例的放电器件，其中图5a示出了顶视图而图5b示出了剖面图。该实施例与关于图2 — 4描述的实施例的不同之处在于使用深沟槽来提高隔离。 图5的实施例可以实施在用于对η阱和/或P阱的任一个或两者进行放电的PMOS和/或 NMOS放电晶体管中。仅仅作为图示，图5使用PMOS晶体管作为用于对过剩负电荷进行放电的放电器件。参照图5a，与先前实施例中一样，第一阱区段10、第二阱区段20和第三阱区段30 被形成在衬底100内。第一阱区段10和第三阱区段30包括第一掺杂类型，而第二阱区段 20包括相反的第二掺杂类型。在一个实施例中，第一掺杂类型是P型掺杂，而第二掺杂类型是η型掺杂。与先前实施例(例如图2)中一样，第一放电器件50耦合到第三阱区段30。第一放电器件50包括第一晶体管51，其具有第一源极/漏极区段110、第二源极/漏极区段115、 覆在沟道区段上方的第一栅极区段205。在一个实施例中，第一晶体管51是P沟道金属绝缘体半导体晶体管。与先前实施例中一样，第一源极/漏极区段110通过第三阱接触部140耦合到第三阱区段30。与先前实施例不同，深沟槽25将第一放电器件50与第二阱区段20和第三阱区段30分离。在替换实施例中，第一源极/漏极区段110通过第三阱接触部170耦合到第二阱区段20。在这两个实施例中，第一晶体管51是PMOS晶体管，从阱对负电荷进行放电。在替换方案中，所述放电器件包括用于从阱对正电荷进行放电的NMOS晶体管。在各个实施例中，针对图5的深沟槽实施例的PMOS和NMOS晶体管(放电晶体管) 的天线如关于图2和3所描述的那样形成。例如，图2c和2e示出了 PMOS放电晶体管的天线结构，而图3c和3e示出了 NMOS放电晶体管的天线结构。图5b示出了沿着图5a的线5b — 5b的半导体器件的剖面图。如图5b中示出的那样，第一放电器件50的第一晶体管51被形成在第二放电器件讲区段21之上。例如,第一晶体管51的沟道区段包括与第二放电器件阱区段21相同的掺杂类型。如图5b中示出的那样，与先前实施例(例如参见图3)中一样，第一天线80由第三阱区段30之上的多个金属化层形成。与先前实施例中一样，第一天线80被设计成在等离子体处理期间捕获负电荷以接通P沟道晶体管。如图5b中示出的那样，深沟槽25可以是导通的并且可以包括核心区段(其包括导电材料)和围绕核心区段的外部绝缘区段。这有助于在这些阱被紧密间隔时与衬底接触。 因此第二源极/漏极115通过深沟槽25耦合到衬底。图5b还示出了在衬底100之上形成的可选外延层200。在另一个实施例中，器件阵列区段5中的其他讲格局(constellation)是可能的， 诸如例如只有第一阱区段10而没有第二阱区段20和/或第三阱区段30形成半导体器件， 其可以与第一或第二放电器件50或60组合以进行放电。在各个实施例中，放电器件还可以只被直接放置在第一阱区段10内，而不是在处于第二阱区段20内部的第三阱区段30内。图6示出了根据本发明的替换实施例的具有绝缘体上硅衬底的放电器件的剖面图。参照图6，与先前实施例中一样，第一阱区段10、第二阱区段20和第三阱区段30 被形成在衬底100内。衬底100包括绝缘体层610。阱区段通过隔离区段645分离。与先前实施例中一样，包括具有第一源极/漏极区段150的晶体管的器件阵列5 被形成在各阱内。形成第三阱接触部170以用于耦合第三阱区段30。图6还示出了与器件阵列5分离的第三晶体管601。第三晶体管601的栅极耦合到第三阱区段30内的第一源极/漏极区段150。然而由于馈送到器件阵列5的阱区段和第三晶体管601的阱区段中的天线的差异，第三晶体管601的阱区段可能处于与器件阵列5的阱区段不同的电势。由于第四晶体管604的栅极电极与器件阵列5的阱区段的耦合，第四晶体管604的栅极电介质可能由于在所述栅极电极中积聚的电势而击穿。本发明的实施例通过把电荷从器件阵列5的阱区段转移到第四晶体管604的阱区段而避免了这一点，这进而减小了第四晶体管604的栅极电极与沟道区段之间的电势差。在各个实施例中，使用放电晶体管来均衡两个隔离阱区段的电势可以被用在前面例如在图2 — 6中所描述的任何实施例中。放电器件600包括例如如在图3中所描述的第二晶体管52。第二晶体管52包括第三源极/漏极区段120和第四源极/漏极区段125以及第三衬底接触部635。类似地，第三晶体管601包括第一源极/漏极区段620和第二源极/漏极区段625以及第三阱接触部635。第三晶体管601的第三衬底接触部635耦合到第二晶体管52的第二衬底接触部 135和第二晶体管52的第四源极/漏极区段125。第二晶体管52的第三源极/漏极区段 120通过第三阱接触部170耦合到第三阱区段30。第二晶体管52的栅极包括天线结构。在NMOS晶体管的情况下，所述天线结构包括如在图3c和3e中所描述的第二天线90。当过剩的正电荷在第二晶体管52的栅极中积聚时，该晶体管接通。随后，来自第三阱区段30的过剩负电荷可以从第三阱接触部170流到第三源极/漏极120中至第四源极/漏极区段125并且经过第二晶体管52的第二衬底接触部635且进一步至第三晶体管 601的第三阱接触部635。结果，器件阵列区段5的阱与晶体管601的阱之间的任何电势差被整平(level off)。图7示出了根据实施例的具有耦合到阱区段的NMOS和PMOS放电晶体管两者的半导体器件。如图7中示出的那样，在各个实施例中，在形成图I中示出的半导体器件中可以组合关于图2和3描述的实施例。与图4的实施例不同，所示出的实施例通过NMOS和PMOS 晶体管两者来接触η阱和P阱两者。图8示出了根据本发明的实施例的半导体处理期间的衬底。如图8中示出的那样，在形成金属化层期间，可以在等离子体腔室159内部将衬底 100 (例如晶片)放置在卡盘158之上。衬底100通过其背面(即经由卡盘158)可以耦合到低电压节点或接地电势节点。衬底100可以暴露于等离子体157，并且衬底100可以收集负或正电荷。如上面在各个实施例中所描述的那样，由于放电器件，可以对阱区段中的过剩负电荷或过剩正电荷进行放电。虽然详细描述了本发明及其优点，但是应当理解，在不背离由所附权利要求所限定的本发明的精神和范围的情况下，可以在这里做出各种改变、替换和更改。例如，本领域技术人员将容易理解，在这里所描述的许多特征、功能、工艺和材料可以变化，同时仍然保持在本发明的范围内。此外，本申请的范围不意图限制于在说明书中所描述的工艺、机器、制造、物质成分、装置、方法和步骤的特定实施例。如本领域一位普通技术人员通过本发明的公开内容将容易明白的，根据本发明可以利用与在这里所描述的对应实施例执行基本上相同的功能或者实现基本上相同的结果的当前存在或者后来将开发的工艺、机器、制造、物质成分、装置、 方法或步骤。因此，所附权利要求意图将这样的工艺、机器、制造、物质成分、装置、方法或步骤包括在其范围内。
权利要求
1.一种半导体结构,包括阱区段，包括布置在衬底中的多个晶体管；以及包括第一晶体管的第一放电器件，所述第一晶体管具有第一源极/漏极区段、第二源极/漏极区段以及第一栅极区段，其中第一源极/漏极区段耦合到阱区段，其中第二源极/ 漏极区段耦合到低电压节点，其中第一栅极区段耦合到第一天线。
2.权利要求I的半导体结构，其中第一晶体管是n沟道金属绝缘体半导体晶体管，其中第一天线包括布置在第一栅极区段之上的金属化层内的通孔和金属线，并且其中在每一个金属化层中，通孔的表面积相对于金属线的表面积被最大化。
3.权利要求I的半导体结构，其中第一晶体管被布置在第三阱区段内，所述第三阱区段被布置在第二阱区段内，所述第二阱区段被布置在第一阱区段内。
4.权利要求3的半导体结构，其中第一天线经由金属化层的最后金属水平耦合到接地电势节点并且被配置成关断第一晶体管。
5.权利要求I的半导体结构，其中第一晶体管是p沟道金属绝缘体半导体晶体管，其中第一天线包括布置在第一栅极区段之上的金属化层内的通孔和金属线，并且其中在每一个金属化层中金属线的表面积大于通孔的表面积，其中通孔的面积被配置成针对给定的设计规则最小化。
6.权利要求I的半导体结构，其中第一源极/漏极区段耦合到与阱区段具有相同掺杂的阱接触部。
7.权利要求I的半导体结构，其中所述低电压节点是接地电势节点。
8.权利要求I的半导体结构，还包括第二晶体管，所述第二晶体管具有第三源极/漏极区段、第四源极/漏极区段和第二栅极区段，其中第三源极/漏极区段耦合到阱区段，其中第四源极/漏极区段耦合到低电压节点，其中第二栅极区段耦合到第二天线。
9.权利要求8的半导体结构，其中第一晶体管是p沟道金属绝缘体半导体晶体管，并且其中第二晶体管是n沟道金属绝缘体半导体晶体管。
10.权利要求I的半导体结构，其中第一放电器件通过衬底的低掺杂或本征区段与阱区段隔离。
11.权利要求I的半导体结构，其中第一放电器件通过深沟槽与阱区段隔离。
12.权利要求I的半导体结构，其中所述衬底是大块硅衬底。
13.—种制造半导体结构的方法，所述方法包括在衬底的第一区段中形成包括多个晶体管的第一阱区段；在衬底的第二区段中形成第二阱区段；在衬底中形成第一放电器件，所述第一放电器件耦合在第一阱区段与第二阱区段之间；以及在制造所述半导体结构的后续步骤期间，通过第一放电器件将来自第一阱区段的电荷转移到第二阱区段。
14.权利要求13的方法，其中第一放电器件包括第一晶体管，所述第一晶体管具有第一源极/漏极区段、第二源极/漏极区段以及第一栅极区段，其中第一源极/漏极区段耦合到第一阱区段，其中第二源极/漏极区段耦合到第二阱区段，其中第一栅极区段耦合到第一天线。
15.权利要求14的方法，其中第二阱区段包括第二晶体管，所述第二晶体管具有耦合到第一阱区段中的多个晶体管的栅极电极。
16.权利要求14的方法，其中第一放电器件是n沟道晶体管。
17.权利要求16的方法，其中第一天线包括布置在第一栅极区段之上的金属化层内的通孔和金属线，并且其中在每一个金属化层中，通孔的表面积相对于金属线的表面积被最大化。
18.权利要求14的方法，其中第一放电器件是p沟道晶体管。
19.权利要求18的方法，其中第一天线包括布置在第一栅极区段之上的金属化层内的通孔和金属线，并且其中在每一个金属化层中，金属线的表面积大于通孔的表面积，并且其中所述通孔被配置成针对给定的设计规则最小化通孔的表面积。
20.权利要求13的方法，其中第一阱区段和第二阱区段通过深沟槽区段分离。
21.权利要求13的方法，其中第一阱区段和第二阱区段通过隔离区段分离。
22.权利要求13的方法，其中第一阱区段和第二阱区段通过衬底的低掺杂或本征区段分离。
23.权利要求13的方法，其中所述衬底是大块硅衬底。
24.权利要求13的方法，其中所述衬底是绝缘体上硅衬底。
25.一种制造半导体器件的方法，所述方法包括在衬底内形成具有第一掺杂类型的第一阱区段；在第一阱区段内形成具有第二掺杂类型的第二阱区段，第二掺杂类型与第一掺杂类型相反；在第二阱区段内形成具有第一掺杂类型的第三阱区段，所述第三阱区段包括多个晶体管；在衬底内和/或上方形成第一晶体管，所述第一晶体管耦合在第三阱区段与低电压节点之间；以及在半导体器件的后续制造期间，使用第一晶体管对累积在第三阱区段中的电荷进行放电。
26.权利要求25的方法，其中第一晶体管包括第一源极/漏极区段、第二源极/漏极区段以及第一栅极区段，其中第一源极/漏极区段耦合到第三阱区段，其中第二源极/漏极区段耦合到低电压节点，并且其中第一栅极区段耦合到第一天线。
27.权利要求26的方法，还包括在衬底内和/或上方形成第二晶体管，所述第二晶体管具有第三源极/漏极区段、第四源极/漏极区段以及第二栅极区段，其中第三源极/漏极区段耦合到第二阱区段，其中第四源极/漏极区段耦合到低电压节点，其中第二栅极区段耦合到第二天线；以及在半导体器件的后续制造期间，使用第二晶体管对累积在第三阱区段中的电荷进行放电。
28.权利要求27的方法，还包括在衬底内和/或上方形成第三晶体管，所述第三晶体管具有第五源极/漏极区段、第六源极/漏极区段以及第三栅极区段，其中第五源极/漏极区段耦合到第二阱区段，其中第六源极/漏极区段耦合到低电压节点，其中第三栅极区段耦合到第三天线；以及在半导体器件的后续制造期间，使用第三晶体管对累积在第三阱区段中的电荷进行放电。
29.权利要求28的方法，其中第一天线耦合到第三天线。
30.权利要求28的方法，还包括在衬底内和/或上方形成第四晶体管，所述第四晶体管具有第七源极/漏极区段、第八源极/漏极区段以及第四栅极区段，其中第七源极/漏极区段耦合到第三阱区段，其中第八源极/漏极区段耦合到低电压节点，其中第四栅极区段耦合到第四天线；以及在半导体器件的后续制造期间，使用第四晶体管对累积在第三阱区段中的电荷进行放电。
31.权利要求30的方法，其中第二天线耦合到第四天线。
32.—种形成半导体器件的方法，所述方法包括在衬底内形成阱区段；在所述阱区段内和/或之上形成多个晶体管；在衬底内形成第一放电器件，所述第一放电器件包括第一晶体管，所述第一晶体管具有第一源极/漏极区段、第二源极/漏极区段以及第一栅极区段，其中第一源极/漏极区段耦合到所述阱区段，其中第二源极/漏极区段耦合到低电压节点；在第一栅极区段之上或旁边形成第一天线的第一部分，所述第一栅极区段耦合到第一天线的第一部分；以及使用第一等离子体工艺在所述阱区段之上形成第一金属化层，其中所述第一放电器件被配置成在第一等离子体工艺期间导通。
33.权利要求32的方法，还包括在第一部分之上形成第一天线的第二部分；以及使用第二等离子体工艺在第一金属化层之上形成第二金属化层。
34.权利要求32的方法，其中第一晶体管是n沟道金属绝缘体半导体晶体管，其中第一天线包括布置在第一栅极区段之上的通孔和金属线，并且其中通孔的表面积被设计成相对于金属线的表面积被最大化。
35.权利要求32的方法，其中第一晶体管是p沟道金属绝缘体半导体晶体管，其中第一天线包括布置在第一栅极区段之上的通孔和金属线，并且其中金属线的表面积大于通孔的表面积。
36.权利要求35的方法，其中第一晶体管连接到第一天线，所述第一天线经由最后金属连接到高电压节点，所述高电压节点具有被配置成关断第一晶体管的正偏置。
37.权利要求32的方法，其中所述低电压节点是接地电势节点，并且其中第二源极/漏极区段通过保持衬底的卡盘耦合到该低电压节点。
全文摘要
本发明涉及半导体放电器件及其形成方法。在一个实施例中，一种形成半导体器件的方法包括在衬底内形成阱区段。在所述阱区段内和/或之上形成多个晶体管。所述方法还包括在衬底内形成第一放电器件。第一放电器件耦合到所述阱区段和低电压节点。在后续处理期间，第一放电器件从所述阱区段对电荷进行放电。
文档编号H01L21/77GK102593124SQ201210007059
公开日2012年7月18日 申请日期2012年1月11日 优先权日2011年1月11日
发明者A.许茨, A.马丁, G.齐默曼 申请人:英飞凌科技股份有限公司