功率用半导体装置的制作方法

专利名称：功率用半导体装置的制作方法
技术领域：
本发明涉及在漂移层中具备超级结构造的功率用半导体装置。
背景技术：
功率用半导体装置一般具有在纵方向上流过电流的纵型构造，与高耐压化一起要求低功耗化。作为功率用半导体装置,例如,有MOSFET(Metal Oxide Semiconductor FieldEffect Transistor,金属氧化物半导体场效应晶体管)、IGBT (Insulated Gate BipolarTransistor,绝缘栅双极晶体管)、以及 IEGT (Injection Enhanced Gate Transistor,注入增强栅晶体管)等。为了低功耗化，需要使功率用半导体装置的漂移层具有高的杂质浓度且成为低电阻。另一方面，为了高耐压化，在功率用半导体装置的漂移层中，为了使耗尽层易于扩展，而需要具有低杂质浓度。即，在功率用半导体装置中，高耐压化与低功耗化处于折衷选择(trade-off)的关系。为了改善该折衷选择的关系，在功率用半导体装置的漂移层中设置超级结构造。超级结构造是在半导体元件的水平方向上交替排列了在纵方向上延伸的多个p形柱和n形柱的构造。通过在水平方向上p形柱中的p形杂质量和n形柱中的n形杂质量变得等量，超级结构造虚拟地成为未掺杂状态，耗尽层易于延伸，功率用半导体装置的耐压提高。同时，在功率用半导体装置成为ON状态时，n形杂质浓度高的n形柱成为漂移层中的电流路径，所以促进低ON电阻化。但是，对于超级结构造，由于制造工序的杂质注入量的偏差，相比于功率用半导体装置的元件区域，在终端区域中，耐压易于降低。为了提高功率用半导体装置的雪崩耐量，期望超级结构造的终端区域相比于元件区域耐压更高的构造。

发明内容
本发明的实施方式在具备超级结构造的功率用半导体装置中，抑制制造偏差所致的终端区域中的耐压降低。本发明的实施方式的功率用半导体装置具备第I导电类型的第I半导体层、高电阻的外延层、第2导电类型的第2半导体层、第I导电类型的第3半导体层、栅电极、第I电极、以及第2电极。第I导电类型的第I半导体层具有第I表面和与所述第I表面相反一侧的第2表面。高电阻的外延层设置于第I半导体层的第I表面上，具有第I柱区域和第2柱区域。第2导电类型的第2半导体层选择性地设置于所述第I柱区域的表面。第I导电类型的第3半导体层选择性地设置于第2半导体层的表面。栅电极隔着栅绝缘膜设置于第I柱区域、第2半导体层、以及第3半导体层上。第I电极与第I半导体层的第2表面电连接。第2电极与第2半导体层和第3半导体层电连接，隔着层间绝缘膜而与栅电极绝缘。第I柱区域具有沿着与第I半导体层的第I表面平行的第一方向交替排列的多个第I导电类型的第I柱和多个第2导电类型的第2柱。多个第2导电类型的第2柱分别与第2导电类型的第2半导体层连接。第I柱区域的沿着第I方向的终端以第I柱和第2柱的某一方的柱为终端。第2柱区域沿着第I方向隔着第I柱区域的终端而与第I柱区域邻接。在第2柱区域中，沿着第I方向在第I柱区域侧的一端中，具备具有与第I区域的终端的所述一方的柱的导电类型相反的导电类型的第3柱，沿着第I方向在与第I柱区域相反一侧的另一端中，具备具有与第3柱相反的导电类型的第4柱。多个第I柱、多个第2柱、第3柱、以及第4柱分别包括沿着与第I半导体层的第I表面垂直的第2方向排列的、多段的杂质扩散层。多个第I柱、多个第2柱、第3柱、以及第4柱的各段的杂质扩散层排列于与第I半导体层的第I表面平行的I个层内。在该I个层内，第3柱的杂质扩散层中的第3柱的导电类型的实质的杂质量比多个第I柱的各杂质扩散层中的第I导电类型的实质的杂质量以及多个第2柱的各杂质扩散层中的第2导电类型的实质的杂质量少。在所述I个层内，第4柱的杂质扩散层中的第4柱的导电类型的实质的杂质量比第3柱的杂质扩散层中的实质 的杂质量少。根据本发明的实施方式，能够在具备超级结构造的功率用半导体装置中，抑制制造偏差所致的终端区域中的耐压降低。


图1是第I实施方式的功率用半导体装置的主要部分示意剖面图。图2是示出第I实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的A部的放大图，(C)是(a)之后的工序的主要部分示意剖面图。图3是示出第I实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)之后的工序的主要部分示意剖面图。图4是示出比较例的功率用半导体装置的制造工序的一部分的图，是与图2(b)相当的主要部分示意剖面图。图5是示出第I实施方式以及比较例的功率用半导体装置的耐压的偏差的图。图6是第2实施方式的功率用半导体装置的主要部分示意剖面图。图7是示出第2实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的F部的放大图。图8是第3实施方式的功率用半导体装置的主要部分示意剖面图。图9是示出第3实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的G部的放大图。图10是第4实施方式的功率用半导体装置的主要部分示意剖面图。图11是示出第4实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的H部的放大图。图12是第5实施方式的功率用半导体装置的主要部分示意剖面图。图13是示出第5实施方式的功率用半导体装置的制造工序的一部分的图，是与图2相当的主要部分示意剖面图。图14是示意地说明第5实施方式的功率用半导体装置的、(a)第I柱区域的主要部分以及(b)第2柱区域的主要部分的图。图15是第6实施方式的功率用半导体装置的主要部分示意剖面图。图16是示出第6实施方式的功率用半导体装置的制造工序的一部分的图，是与图2(b)相当的主要部分示意剖面图。
具体实施例方式以下，参照附图，说明本发明的实施方式。实施例中的说明中使用的图是用于易于说明的示意图，图中的各要素的形状、尺寸、大小关系等在实际的实施中不限于图示，而能够在得到本发明的效果的范围内适宜变更。将第1导电类型设为n形、将第2导电类型设为P形而进行说明，但还可以设为与此相逆的导电类型。作为半导体，以硅为一个例子进行说明，但还能够应用于SiC、GaN等化合物半导体。作为绝缘膜，以氧化硅膜为一个例子而进行说明，但还能够使用氮化硅膜、氮氧化硅膜、氧化铝等其他绝缘体。在用n+、n、n_记载了n形的导电类型的情况下，依照该顺序，n形杂质浓度降低。在p形中也同样地，按照p+、p、P—的顺序，P形杂质浓度降低。对于n形杂质以及p形杂质，都使用总杂质量以及实质的杂质量。n形的总杂质量意味着半导体层中存在的n形杂质的总量。p形的总杂质量意味着半导体层中存在的P形杂质的总量。相对于此，n形的实质的杂质量意味着从半导体层中的n形的总杂质量减去了p形的总杂质量(杂质补偿后的)的量。P形的实质的杂质量也同样地意味着从半导体层中的P形的总杂质量减去n形的总杂质量(杂质补偿后的)的量。在进行了减法的结果是负的值时，意味着分别相逆的导电类型的实质的杂质量。在各实施方式中，以MOSFET为例子进行说明，但还能够应用于IGBT、IEGT。(第1实施方式)使用图1 图5，说明本发明的第I实施方式的功率用半导体装置。图1是第I实施方式的功率用半导体装置的主要部分示意剖面图。图2是示出第I实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的A部的放大图，(C)是(a)之后的工序的主要部分示意剖面图。图3是示出第I实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)之后的工序的主要部分示意剖面图。图4是示出比较例的功率用半导体装置的制造工序的一部分的图，是与图2(b)相当的主要部分示意剖面图。图5是示出第I实施方式以及比较例的功率用半导体装置的耐压的偏差的图。如图1所示，本实施方式的功率用半导体装置100是M0SFET，具备n+形的漏极层(第I导电类型的第I半导体层)l、n_形漂移层(高电阻的外延层)2、p形基极层(第2导电类型的第2半导体层)10、n+形源极层(第I导电类型的第3半导体层)13、栅电极20、漏电极(第I电极)23、以及源电极(第2电极)24。n+形漏极层I具有第I表面和与其相反一侧的第2表面，是高浓度地包含n形杂质的硅。n_形漂移层2是设置于n+形漏极层I的第I表面上，例如通过未掺杂的硅的外延生长而形成的高电阻外延层2。高电阻外延层2具有第I柱区域和第2柱区域。第1柱区域具有沿着与第I半导体层I的第I表面平行的X方向(第一方向)交替排列的多个n形的第I柱(第I导电类型的第I柱)3和多个p形的第2柱(第2导电类型的第2柱)4。第I柱3以及第2柱4如后所述，由在高电阻外延层2中通过n形杂质的扩散而形成的多个扩散层3A以及通过p形杂质的扩散而形成的多个扩散层4A构成，从高电阻外延层2的与n+形漏极层I相反一侧的表面朝向n+形漏极层1，在高电阻外延层2中延伸。沿着第I柱区域的X方向的终端以第I柱3和第2柱4的某一方的柱为终端。在本实施方式的情况下，以以P形的第2柱为终端的例子进行说明，但当然还能够取以n形的第I柱为终端的构造。在以后的实施例中也是同样的。第2柱区域隔着沿着第I柱区域的X方向的上述终端邻接。在第2柱区域中，沿着X方向在第I柱区域侧的一端中，具有对第I柱区域进行终端的与P形的第2柱4的导电类型相反的导电类型即n形的第3柱(具有与第I柱区域的终端的所述一方的柱的导电类型相反的导电类型的第3柱)5，沿着X方向在与第I柱区域相反一侧的另一端中，具有p形(与第3柱相反的导电类型)的第4柱6。即，在第I柱区域的上述终端中，p形的第2柱4和n形的第3柱5邻接。第3柱5以及第4柱6也与第I柱3以及第2柱4同样地， 如后所述，由在高电阻外延层2中通过n形杂质的扩散形成的多个扩散层5A以及通过p形杂质的扩散形成的多个扩散层6A构成，从高电阻外延层2的与n+形漏极层I相反一侧的表面朝向n+形漏极层1，在高电阻外延层2中延伸。另外，在本实施方式中，第2柱区域是仅具有第3柱5以及第4柱6的例子，第3柱5和第4柱6相互邻接。多个第I柱3、多个第2柱4、第3柱5、以及第4柱6分别沿着与第I半导体层I的第I表面垂直的Y方向(第2方向)排列，由在高电阻外延层2中形成的多段的n形或者P形的杂质扩散层3A、4A、5A、6A构成。多个第I柱3、多个第2柱4、第3柱5、以及第4柱6的各段的杂质扩散层3A、4A、5A、6A在与第I半导体层I的第I表面平行的I个扩散层形成层80内排列。通过使该扩散层形成层80多段重叠，在Y方向上层叠第I柱3的杂质扩散层3A、第2柱4的杂质扩散层4A、第3柱5的杂质扩散层5A、以及第4柱6的杂质扩散层6A，而分别形成第I柱3、第2柱4、第3柱5、以及第4柱6。在该I个扩散层形成层80内，第3柱5的杂质扩散层5A中的n形(第3柱5的导电类型)的实质的杂质量比多个第I柱3的各杂质扩散层3A中的n形(第I导电类型)的实质的杂质量以及多个第2柱4的各杂质扩散层4A中的p形(第2导电类型)的实质的杂质量少。在所述I个扩散层形成层80内，第4柱的6杂质扩散层6A中的p形(第4柱的导电类型)的实质的杂质量比第3柱5的杂质扩散层5A中的n形(第3柱5的导电类型)的实质的杂质量少。此处,通过使第3柱5的杂质扩散层5A的n形的总杂质量比第I柱3的n形的杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的P形的总杂质量少，使第3柱5的n形的杂质扩散层5A的n形的实质的杂质量比第I柱3的n形的杂质扩散层3A的n形的实质的杂质量以及第2柱4的p形的杂质扩散层4A的p形的实质的杂质量少。另外，通过使第4柱6的p形的杂质扩散层6A中的p形的总杂质量比第3柱5的n形的杂质扩散层5A中的n形的总杂质量少，使第4柱6的p形的杂质扩散层6A中的p形(第4柱的导电类型)的实质的杂质量比第3柱5的n形的杂质扩散层5A中的n形的实质的杂质量少。p形的基极层(第2导电类型的第2半导体层)10选择性地设置于第I柱区域的表面。P形基极层10设置于p形的第2柱4上，与p形的第2柱4电连接。n形半导体层8在X方向上相邻的p形基极层10之间，与这些p形基极层10邻接，并且设置于n形的第I柱3上，与n形的第I柱3电连接。p形无载流子层11设置于第I柱区域的终端的表面以及第2柱区域的表面，与p形的第2柱4以及p形的第4柱6电连接。2个p形保护环层12与p形无载流子层11相互分开地设置于高电阻外延层2的与n+形漏极层I相反一侧的表面，2个p形保护环层12隔着高电阻外延层2而相互分开。n形沟道截断层7被设置成从高电阻外延层2的与n+形漏极层I相反一侧的表面朝向n+形漏极层I在高电阻外延层中延伸。高电阻外延层2在n形沟道截断层7中被切割。n形半导体层9设置于n形沟道截断层7的上端。p+形半导体层18设置于n形半导体层9的表面，n+形半导体层14设置于p+形半导体层18的表面。n形的源极层(第I导电类型的第3半导体层)13选择性地设置于p形基极层10 的表面。栅电极20隔着栅绝缘膜19设置于第I柱区域的n+形半导体层8、p形基极层10、以及n+形源极层13上。漏电极23与n+形漏极层I的第2表面电连接。源电极24与p形基极层10和n+形源极层13电连接，隔着第I层间绝缘膜21而与栅电极20绝缘。另外，源电极24与p形无载流子层11电连接。源电极24经由P+形接触层15、16而与p形基极层10和p形无载流子层11低电阻地电连接。栅绝缘膜19以及第I层间绝缘膜21例如使用氧化硅膜。第2层间绝缘膜22设置于p形无载流子层的与栅电极20相反一侧的一端上、高电阻外延层2上、2个p形保护环层12上、以及n形半导体层9上。2个场板电极25分别在第2层间绝缘膜22的开口部中，隔着P+形接触层17而与2个p形保护环层12低电阻地电连接。沟道截断电极26在第2绝缘膜的另一开口部中，与n+形半导体层14电连接。第2层间绝缘膜例如使用氧化硅膜。如以上说明，本实施方式的功率用半导体装置100在高电阻外延层(n_形漂移层)2中，具备第I柱区域以及第2柱区域中形成的具有第I 第4柱的超级结构造。接下来，使用图2以及图3，说明该本实施方式的功率用半导体装置100具备的超级结构造的制造方法。图2(a)、(c)以及图3(a)、(b)是示出制造高电阻外延层2的工序的概略的主要部分示意剖面图。图2(b)是将图2(a)的A部放大而示出的图。如图2(a)所示，在n+形漏极层I的第I表面上外延生长未掺杂的硅层，而形成高电阻外延层2的第I层2A。在该高电阻外延层的第I层2A的表面的形成第I柱区域以及第2柱区域的区域中，使用第I柱3以及第3柱5用的具有规定宽度的开口的未图示的n形杂质注入用抗蚀剂掩模，在X方向上隔开规定的间隔而对n形杂质例如磷(P)进行离子注入。由此，在第I柱区域中在X方向上隔开规定的间隔而形成多个第I柱3用的n形杂质注入层3B。与第I区域的终端中形成的第I柱3用的n形杂质注入层3B在X方向上隔开规定的距离，而在第2柱区域的第I区域侧的一端中形成第3柱5用的n形杂质注入层5B。同样地，使用第2柱4以及第4柱6用的具有规定宽度的开口的未图不的p形杂质注入用抗蚀剂掩模，在X方向上相邻的n形杂质注入层3B之间、n形杂质注入层3B与n形杂质注入层5B之间、以及与n形杂质注入层5B相邻的位置，与n形杂质注入层3B以及n形杂质注入层5B隔开规定的距离而对p形杂质例如硼(B)进行离子注入。由此，在多个n形的第I柱3用的n形杂质注入层3B的各个之间、以及n形的第I柱3用的n形杂质注入层3B与n形的第3柱5用的n形杂质注入层5B之间，与各个n形的第I柱3的n形杂质注入层3B隔开规定的距离而形成多个第2柱4用的p形杂质注入层4B。在X方向上在第2柱区域的与第I柱区域相反一侧的另一端中，与第3柱5用的n形杂质注入层5B相互分开地形成第4柱6用的p形杂质层注入层6B。在本实施方式中，在第2柱区域中，在n形的第3柱5与p形的第4柱6之间，没有形成其他柱，所以在本实施方式中，第3柱5用的n形杂质注入层5B以及第4柱6用的p形杂质注入层6B逐个形成。接下来，如图2(c)所示，在形成了高电阻外延层的各杂质注入层3B、4B、5B、6B的表面上，使未掺杂的硅层再次外延生长，而形成高电阻外延层2的第2层2B。此处，再次使用上述未图示的n形杂质注入用抗蚀剂掩模以及p形杂质注入用掩模，实施n形杂质的离子注入以及P形杂质的离子注入，形成n形以及p形杂质注入层3B、4B、5B、6B。以后，在将通过该未掺杂的硅层的外延生长实现的高电阻外延层2B形成、以及n形和p形的各个杂质注入层3B、4B、5B、6B形成反复了必要的次数之后，形成高电阻外延层2的最终层2C。通过上述工序，如图3 (a)所示，成为多段的第I柱用的n形杂质注入层3B、多段的第2柱用的p形杂质注入层4B、多段的第3柱用的n形杂质注入层5B、以及多段的第4柱 用的P形杂质注入层6B在高电阻外延层2中沿着Y方向分别相互分开配置的构造。另外，在本实施方式中，设为4段构造。此处，省略了说明，但与n形杂质注入层3B以及n形杂质注入层5B同时，在高电阻外延层2被切割的部分中，形成沟道截断层7用的n形杂质注入层7B。多段的n形杂质注入层7B在高电阻外延层2中沿着Y方向相互分开配置。之后，通过实施热处理，各n形杂质注入层3B、5B、7B以及p形杂质注入层4B、6B的杂质在高电阻外延层2中扩散，从而如图3 (b)所示形成与各个杂质注入层3B、4B、5B、6B、7B对应的杂质扩散层3A、4A、5A、6A、7A。沿着Y方向，多段的n形杂质扩散层3A连结而形成多个n形的第I柱。同样地，多段的p形杂质扩散层4A连结而形成多个p形的第2柱。同样地，多段的n形杂质扩散层5A连结而形成n形的第3柱。同样地，多段的p形杂质扩散层6A连结而形成p形的第4柱。同样地，n形的杂质扩散层7A连结而形成n形的沟道截断层7。第I至第4各柱3、4、5、6分别具有各杂质扩散层3A、4A、5A、6A在Y方向上连结的构造，从高电阻外延层2的与n+形漏极层I相反一侧的表面朝向n+形漏极层侧在高电阻外延层2中延伸。在各段(例如第I段)中，各柱的各杂质扩散层3A、4A、5A、6A、7A平行地排列于n+形漏极层I的第I表面而形成I个层(上述扩散层形成层)80。即，在各段的扩散层形成层80中，在第I柱区域中，具有沿着X方向交替排列的多个n形的第I柱3的n形杂质扩散层3A以及多个p形的第2柱4的p形杂质扩散层4A，在第2柱区域的第I区域侧的一端中，具有n形的第3柱5的n形杂质扩散层5A，在第2柱区域的与第I区域侧在X方向上相反一侧的另一端中，具有P形的第4柱6的p形杂质扩散层6A。在X方向上，第I柱3的n形杂质扩散层3A和第2柱4的p形杂质扩散层4A邻接,第3柱5的n形杂质扩散层5A和第4柱的p形杂质扩散层6A邻接。另外，在第I柱区域和第2柱区域的边界(X方向上的第I柱区域的终端)，第2柱4的p形杂质扩散层4A和第3柱5的n形杂质扩散层5A邻接。在这些各柱的X方向上的邻接部(相互邻接的柱接合的部分)中，各个杂质扩散层的杂质重叠而引起杂质补偿(将杂质扩散层重叠而引起杂质补偿的区域以后称为“杂质补偿区域”)。在杂质补偿区域中，n形杂质扩散层的n形杂质和p形杂质扩散层的p形杂质混合存在，杂质补偿后的结果，杂质扩散层的实质的杂质量确定。例如，n形的第I柱3的n形杂质扩散层3A和p形的第2柱的p形杂质扩散层4A在扩散层形成层80内，在邻接的部分中一部分重叠而在该部分中具有杂质补偿区域。在该杂质补偿区域内，在n形杂质浓度和P形杂质浓度相等的部位，形成p-n结。其结果，从n形杂质扩散层中的n形的总杂质量减去杂质补偿区域中的P形杂质量(杂质补偿区域中的P形扩散层中的P形杂质量)而得到的结果成为n形杂质扩散层3A的n形的实质的杂质量。即使n形的总杂质量恒定，杂质补偿区域越大，被杂质补偿的杂质量越多，所以n形的实质的杂质量减少。即，杂质扩散发展，而在X方向上n形杂质扩散层和p形杂质扩散层的重叠越大，各个实质的杂质量越少。·之后，使用既存的制造MOSFET的半导体工艺，形成p形基极层10、p形无载流子层11、P形保护环层12、n形半导体层8、9、n+形源极层13、p+形接触层15、16、17、18、n+形半导体层14、栅绝缘膜19、栅电极20、第I层间绝缘膜21、第2层间绝缘膜22、第I电极23、第2电极24、场板电极25、以及沟道截断电极26等，制造图1所示的功率用半导体装置100。此处，为了使第I柱区域以及第2柱区域中形成的第I至第4柱作为超级结构造而发挥功能，如以下那样设定各柱的总杂质量。在第I柱区域以及第2柱区域中，对于邻接的n形柱和p形柱，为了从其邻接部向各个柱容易地使耗尽层扩展，需要将两柱的总杂质量设定为相等。即，如图3 (b)所示，在第I柱区域中，设定为第I柱3和第2柱4对向的部分B中的n形的总杂质量与p形的总杂质量相等。另外，在第I柱区域与第2柱区域的边界中，设定为第2柱4和第3柱5对向的部分C中的n形的总杂质量与p形的总杂质量相等。进而，在第2柱区域中，设定为第3柱5和第4柱6对向的部分D中的n形的总杂质量与p形的总杂质量相等。各柱的总杂质量由扩散层形成层80内的各柱的杂质扩散层3A、4A、5A、6A的各总杂质量决定。各杂质扩散层3A、4A、5A、6A的总杂质量如上所述由与它们对应的各杂质注入层3B、4B、5B、6B的n形以及p形的总杂质量决定。即，由各杂质注入层3B、4B、5B、6B的X方向上的宽度决定，其由在离子注入时使用的抗蚀剂掩模的开口部的宽度决定。在本实施方式中，如下所述，设定了各杂质注入层3B、4B、5B、6B的X方向上的宽度。如图2(b)所示，第I柱区域中形成的第I柱3的n形杂质注入层3B形成为X方向上的宽度为2XW。此处，W设为任意的宽度。同样地，第I柱区域中形成的第2柱4的p形杂质注入层4B也形成为X方向上的宽度为2XW。由此，在各段的扩散层形成层80中，在第I柱区域中，在第I柱3和第2柱4对向的部分B中，第I柱3的杂质扩散层3A的第2柱侧一半的n形的总杂质量和第2柱4的杂质扩散层4A的第I柱侧一半的p形的总杂质量相等。第2柱区域中形成的n形杂质注入层5B形成为X方向上的宽度为1. 5XW。第2柱区域中形成的P形杂质注入层6B形成为X方向上的宽度为0. 5XW。由此，在各段的扩散层形成层80中，在第I柱区域与第2柱区域的边界中、即第2柱4和第3柱5对向的部分C中，第2柱4的杂质扩散层4A的第3柱5侧一半的p形的总杂质量和第3柱5的杂质扩散层5A的第2柱4侧的一部分分(相当于宽度W的部分)的n形的总杂质量相等。另夕卜，在第2区域中，在第3柱5和第4柱6对向的部分D中，第3柱5的杂质扩散层5A的第4柱6侧残部(相当于0. 5XW的部分)的n形的总杂质量和第4柱6的杂质扩散层6A整体的P形的总杂质量相等。以上的结果，在高电阻外延层2中的、第I柱区域以及第2柱区域整体中，n形的总杂质量和P形的总杂质量相等，虚拟地成为未掺杂层。另外，在本实施方式中，由于考虑为能够忽略X方向上的杂质扩散层的重叠(杂质补偿区域)，所以各柱的杂质扩散层的n形以及P形的总杂质量分别近似于与n形以及p形的实质的杂质量相等。以后，直至第4实施方式同样地考虑。本实施方式的M0SFET100具备具有由上述第I柱区域和第2柱区域构成的超级结构造的高电阻外延层2而作为漂移层。M0SFET100在ON状态时，从漏电极23，经由n+形漏极层1、n形的第I柱3、n形半导体层8、p形基极层10、以及n+形源极层13向源电极24流过电流。对于成为电流路径的n形的柱，由于能够将n形杂质浓度设定得较高，所以MOSFET100的ON电阻低。另外，在OFF状态时，从n形的第I柱3和p形的第2柱4 的p_n结耗尽层易于扩展，所以M0SFET100的耐压高。如上所述，在形成第I柱区域和第2柱区域的制造工序中，由各n形杂质注入层以及各P形杂质注入层的宽度，分别决定各n形杂质扩散层的n形的总杂质量以及各p形杂质扩散层的P形的总杂质量。即，由在对各杂质进行离子注入时使用的掩模的开口宽度，决定各杂质注入层的各总杂质量。为了一边维持M0SFET100的低ON电阻一边维持高耐压，在上述第I以及第2柱区域中，需要精密地控制相邻的柱的n形的总杂质量和p形的总杂质量。在超级结构造中，在相邻的柱的n形的总杂质量和p形的总杂质量成为等量的情况下，成为耐压最高的状态。相邻的柱的n形的总杂质量和p形的总杂质量中的某一方越多，超级结构造的耐压越急剧降低。因此，在上述第I柱区域和第2柱区域的制造工序中，在离子注入时使用的掩模的开口宽度的偏差成为问题。本实施方式的M0SFET100具备能够抑制柱形成时的掩模的开口宽度的偏差所致的耐压降低的构造，以下，通过将其特征与比较例进行比较来进行说明。使用图4，说明比较例的第I柱区域以及第2柱区域的制造工序的特征。图4是示出形成比较例的第I柱区域以及第2柱区域的第I至第4柱的各杂质注入层的工序的图，是形成本实施方式的第I以及第2柱区域的制造工序中的相当于图2(b)的图。使用图4，说明比较例的第I以及第2柱区域的构造与本实施方式的第I以及第2柱区域的构造相异的点。如图4所示，在比较例中，成为第I柱区域中形成的n形的第I柱3的n形杂质扩散层3A的n形杂质注入层3B形成为X方向上的宽度为2XW，成为第I柱区域中形成的p形的第2柱4的p形杂质扩散层4A的p形杂质注入层4B也同样地形成为X方向上的宽度为2XW。由此，在各段的扩散层形成层80中，在第I柱区域中，在第I柱3和第2柱4对向的部分B中，第I柱3的杂质扩散层3A的第2柱侧一半的n形的总杂质量和第2柱4的杂质扩散层4A的第I柱侧一半的p形的总杂质量相等。该点与本实施方式的M0SFET100的第I柱以及第2柱相同。成为第2柱区域中形成的n形的第3柱5的n形杂质扩散层5A的n形杂质注入层5C形成为X方向上的宽度为2XW。成为第2柱区域中形成的p形的第4柱6的p形杂质扩散层6A的p形杂质注入层6C形成为X方向上的宽度为W。由此，在各段的扩散层形成层80中，在第I柱区域与第2柱区域的边界中、即第2柱4和第3柱5对向的部分C中，第2柱4的杂质扩散层4A的第3柱5侧一半的p形的总杂质量和第3柱5的杂质扩散层5A的第2柱4侧一半(相当于W的部分)的n形的总杂质量相等。另外，在第2区域中，在第3柱5和第4柱6对向的部分E中,第3柱5的杂质扩散层5A的第4柱6侧一半(相当于W的部分)的n形的总杂质量和第4柱6的杂质扩散层6A整体的p形的总杂质量相等。该第2柱区域的n形的第3柱5的n形杂质注入层5C的X方向上的宽度以及p形的第4柱6的P形杂质注入层6C的X方向上的宽度与本实施方式的第3柱5以及第4柱6的各杂质注入层5B、6B的宽度相异。在其以外的点中，在比较例的第I以及第2柱区域和本实施方式的第I以及第2柱区域中，无相异点。即使在比较例的第I柱区域以及第2柱区域中，在第I柱3和第2柱4对向的部分B、第2柱4和第3柱5对向的部分C、以及第3柱和第4柱对向的部分E中的任意一个中，都以使n形的总杂质量和p形的总杂质量成为等量的方式，设定了各杂质扩散层的总杂质量。但是，如上所述，比较例的第3柱5的n形杂质注入层5C的X方向上的宽度、以及第 4柱6的p形杂质注入层6C的X方向上的宽度分别比本实施方式的第3柱5以及第4柱6宽。S卩，在比较例中，第3柱5的n形杂质注入层5C的X方向上的宽度被设定为与第I柱3的杂质注入层3B以及第2柱4的杂质注入层的X方向上的宽度相同的宽度(2XW)。即，第3柱的n形杂质扩散层5A的n形的总杂质量被设定为与第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形杂质扩散层4A的p形的总杂质量相同的量。另夕卜，第4柱6的p形杂质注入层6C的宽度被设定为第I柱3的杂质注入层3B以及第2柱4的杂质注入层4B的X方向上的宽度的一半(W)。即，第4柱6的p形杂质扩散层6A的p形的总杂质量被设定为成为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形杂质扩散层4A的p形的总杂质量的一半。相对于此，在本实施方式中，第3柱5的n形杂质注入层5B的X方向上的宽度是1. 5 X W，被设定为第I柱3的n形杂质注入层3B以及第2柱4的p形杂质注入层4B的X方向上的宽度的3/4倍。S卩，第3柱的n形杂质扩散层5A的n形的总杂质量被设定为成为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形杂质扩散层4A的p形的总杂质量的3/4倍。另外，第4柱6的p形杂质注入层6B的宽度被设定为第I柱3的n形的杂质注入层3B以及第2柱4的p形的杂质注入层4B的X方向上的宽度的1/4倍。SP，第4柱6的p形杂质扩散层6A的p形的总杂质量被设定为成为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形杂质扩散层4A的p形的总杂质量的1/4倍。S卩，在本实施方式中，第3柱的n形杂质扩散层5A的n形的总杂质量被设定为比第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的P形的总杂质量少。另外，第4柱的p形杂质扩散层6A的p形的总杂质量被设定为比第3柱的n形杂质扩散层5A的n形的总杂质量少。在本实施方式中，作为一个例子，第4柱的P形的杂质扩散层6A的p形的总杂质量虽然被设定为成为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的p形的总杂质量的1/4倍，但只要设定为比一半少即可。接下来，图5示出在漂移层中具有比较例的由第I柱区域以及第2柱区域构成的超级结构造的MOSFET的耐压。使用p形柱形成用的掩模并通过离子注入而形成第2柱4的P形杂质注入层4B以及第4柱6的p形杂质注入层6C。如图5所示，MOSFET的耐压由于P形柱形成用掩模的开口宽度的偏差而大幅变化。此处，P形柱形成用掩模的开口宽度的偏差是指，抗蚀剂掩模的开口宽度的规格的偏差。由于曝光条件、光刻中使用的光敏掩模的开口宽度的偏差等而产生。在p形柱形成用掩模的开口宽度的偏差是零时，P形杂质注入层的X方向上的宽度如设计的那样形成，是在对向的n形柱与p形柱之间，n形的总杂质量和p形的总杂质量成为等量的状态。此时，第I柱和第2柱对向的部分B、第2柱和第3柱对向的部分C、以及第3柱和第4柱对向的部分E都具有最大的耐压。如果p形形成用掩模的开口宽度出现偏差，则耐压急剧降低。第3柱5和第4柱6对应的部分E相比于第I柱3和第2柱4对向的部分B以及第2柱和第3柱对向的部分C，相对p形柱形成用掩模的偏差，耐压急剧降低。其理由如以下所述。为了与邻接的第3柱5取得总杂质量的平衡而易于耗尽化，第4柱6被设定为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱的p形的杂质扩散层4A的p形的总杂质量的一半。柱的总杂质量越小，p形柱形成用的掩模宽度的偏差相对耐压的影响越大。因此，在第3柱5和第4柱6对向的部分E中，相比于第I柱3 和第2柱4对向的部分B以及第2柱4和第3柱5对向的部分C，在p形柱形成用的掩模宽度产生了偏差时，耐压大幅降低。P形柱形成用的掩模宽度的偏差在制造上必定存在，所以在具有比较例的第I柱区域以及第2柱区域的MOSFET中，先于第I柱区域而在第2柱区域中产生击穿。第2柱区域是MOSFET的终端区域，相比于第I柱区域的元件区域面积更窄，所以比较例的MOSFET的雪崩耐量低。相对于此，在本实施方式的M0SFET100中，维持在第2柱区域中的第3柱5和第4柱6对向的部分D中n形的总杂质量和p形的总杂质量成为等量的状态，并且将第3柱5的n形杂质扩散层5A的n形的总杂质量以及第4柱6的p形杂质扩散层6A的p形的总杂质量设定为比第I柱区域中的第I柱3以及第2柱4各自的总杂质量低。因此，如图5所示，在本实施方式中，相比于比较例，第2柱区域的第3柱5和第4柱6对向的部分D相比于第I柱区域的第I柱3以及第2柱4对向的部分B，耗尽层更容易扩展，所以耐压进一步提高。如图5所示，如果p形柱形成用掩模的开口宽度的偏差收敛于第3柱5和第4柱6对向的部分D的耐压比第I柱3和第2柱4对向的部分B的耐压高的范围，则始终先于第
2柱区域而在第I柱区域中发生击穿。因此，本实施方式的M0SFET100相比于比较例，雪崩耐量更高。因此，本实施方式的M0SFET100能够抑制超级结构造的制造偏差所致的终端区域的耐压降低。在本实施方式中，作为一个例子,第3柱5的n形杂质扩散层5A的n形的总杂质量被设定为第I柱3的n形的杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的p形的总杂质量的3/4倍。另外，第4柱6的p形杂质扩散层6A的p形的总杂质量被设定为第I柱3的n形的杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的p形的总杂质量的1/4倍。本实施方式中的上述效果不限于此，第3柱5的n形杂质扩散层5A的n形的总杂质量被设定为比第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的p形的总杂质量少即可。另外，第
4柱6的p形杂质扩散层6A的p形的总杂质量被设定为比第3柱5的n形杂质扩散层5A的n形的总杂质量少即可。优选，第4柱的p形的杂质扩散层6A的p形的总杂质量被设定为比第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的p形的总杂质量的一半少即可。在本实施方式中，说明了第I柱区域以p形的第2柱4为终端的例子。但是，即使在第I柱区域以n形的第I柱3为终端的情况下，也当然得到与上述说明的本实施方式的效果同样的效果。在该情况下，将第2柱区域的n形的第3柱的导电类型变更为p形，将p形的第4柱的导电类型变更为n形而实施即可。在以后的实施例中也是同样的。(第2实施方式)使用图6以及图7，说明第2实施方式的功率用半导体装置200。图6是第2实施方式的功率用半导体装置的主要部分示意剖面图。图7是示出第2实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的F部的放大图。另外，对与第I实施方式中说明的结构相同的结构的部分附加相同的参照编号或者记 号而省略其说明。主要说明与第I实施方式的相异点。如图6所示，第2实施方式的M0SFET200与第I实施方式的M0SFET100同样地，具备具有第I柱区域以及第2柱区域的高电阻外延层2而作为n_形漂移层。在本实施方式的M0SFET200的第2柱区域中，在n形的第3柱5与p形的第4柱6之间，还具有与n形的第3柱邻接的p形(与第4柱相同的导电类型)的第5柱31、和与第5柱31邻接的n形(与第3柱相同的导电类型)的第6柱32。第5柱31以及第6柱32分别由第I至第4柱和在Y方向上相同数量的段的p形杂质扩散层31A以及n形杂质扩散层32A构成。在沿着各段的X方向由各柱的杂质扩散层构成的扩散层形成层80中，p形的第5柱31的杂质扩散层31A中的p形的总杂质量以及n形的第6柱32的杂质扩散层32A中的n形的总杂质量分别比n形的第3柱5的n形的杂质扩散层5A中的n形的总杂质量少、比p形的第4柱6的p形的杂质扩散层6A中的p形的总杂质量多。另外，p形的第5柱31的杂质扩散层31A中的P形的总杂质量被设定为与n形的第6柱32的杂质扩散层32A中的n形的总杂质量等量。本实施方式的M0SFET200在第2柱区域中的以上的点中，与第I实施方式的M0SFET100相异，其以外相同。图7 (a)是本实施方式的M0SFET200的第2柱区域的制造工序的一部分的主要部分示意剖面图，相当于第I实施方式的图2 (a)，是示出成为形成构成本实施方式的第I至第6柱的n形以及p形杂质扩散层的源的n形以及p形杂质注入层的剖面图。图7(b)是将图7a(a)中的F部放大了的图。本实施方式的n形的第I柱3、p形的第2柱4、n形的第3柱5、以及p形的第4柱6如上所述，是与第I实施方式的n形的第I柱3、p形的第2柱4、n形的第3柱5、以及p形的第4柱6相同的构造。因此，各段的扩散层形成层80中的、本实施方式的n形的第I柱3的n形杂质注入层3B、p形的第2柱4的p形杂质注入层4B、n形的第3柱5的n形杂质注入层5B、以及p形的第4柱的p形杂质注入层6B的、各自的X方向上的宽度与第I实施方式的n形的第I柱3的n形杂质注入层3B、p形的第2柱4的P形杂质注入层4B、n形的第3柱5的n形杂质注入层5B、以及p形的第4柱的p形杂质注入层6B各自的览度相问。在成为本实施方式的第2柱区域的n形的第3柱5的源的n形杂质注入层5B与成为P形的第4柱6的源的p形杂质注入层6B之间，与n形的第3柱5的n形杂质注入层5B相邻并相互分开地，形成成为p形的第5柱31的源的p形杂质扩散层31B。p形杂质注入层31B是通过与p形的第2柱4的p形杂质注入层4B相同的p形杂质的注入工序形成的。进而，与P形的第5柱31的p形杂质注入层31B相邻并相互分开地，形成成为n形的第6柱32的源的n形杂质注入层32B。n形杂质注入层32B是通过与n形的第I柱3的n形杂质注入层3B相同的n形杂质的注入工序形成的。p形的第5柱的p形杂质注入层31B以及n形的第6柱的n形杂质注入层32B的X方向上的宽度都是W。由此，在各段的扩散层形成层80中，p形的第5柱31的p形杂质扩散层31A的n形的第3柱5侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的p形的总杂质量和n形的第3柱5的n形杂质扩散层5A的第5柱侧的一半(相当于0. 5XW的部分)的n形的总杂质量成为等量。p形的第5柱31的p形杂质扩散层31A的第6柱侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的p形的总杂质量和n形的第6柱32的n形杂质扩散层32A的第5柱侧的一半(相当于0. 5XW的部分)的n形的总杂质量成为等量。进而，n形的第6柱32的n形杂质扩散层32A的第4柱侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的n形的总杂质量和p形的第4柱6的p形杂质扩散层 6A的p形的总杂质量成为等量。以上，在第2柱区域整体中n形的总杂质量和p形的总杂质量成为等量，虚拟地成为未掺杂状态。另外，即使在本实施方式中，在第2柱区域中，第3柱5的n形杂质扩散层5A的n形的总杂质量也被设定为比第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的P形的杂质扩散层4A的p形的总杂质量少。另外，第4柱的p形杂质扩散层6A的p形的总杂质量被设定为比第3柱的n形杂质扩散层5A的n形的总杂质量少。进而，P形的第
5柱31的p形杂质扩散层31A的p形的总杂质量以及n形的第6柱31的n形杂质扩散层32A的n形的总杂质量被设定为比第3柱5的n形的杂质扩散层5A的n形的总杂质量少、比p形的第4柱6的p形的杂质扩散层6A的p形的总杂质量多。因此，在本实施方式的第2柱区域中，n形的第3柱5和p形的第5柱31对向的部分、p形的第5柱31和n形的第6柱32对向的部分、以及n形的第6柱32和p形的第4柱6对向的部分是与第I实施方式的第3柱5和第4柱6对向的部分D相同的构造。即使在本实施方式中，也维持在第2柱区域中相邻的n形的柱和p形的柱对向的部分D中n形的总杂质量和p形的总杂质量成为等量的状态，并且将n形的柱5的n形杂质扩散层的n形的总杂质量以及p形的柱的p形杂质扩散层的p形的总杂质量设定为比第I柱区域的n形的第I柱3以及p形的第2柱4各自的杂质扩散层的总杂质量低。因此，如图5所示，第2柱区域的n形的柱和p形的柱对向的部分D相比于第I柱区域的n形的第I柱3和p形的第2柱4对向的部分B，耗尽层更容易扩展，所以耐压进一步提高。如果p形柱形成用掩模的开口宽度的偏差收敛于第2柱区域的相邻的n形柱和p形柱对向的部分D的耐压比第I柱区域的第I柱3和第2柱4对向的部分B的耐压高的范围内，则始终先于第2柱区域而在第I柱区域中首先发生击穿。本实施方式的M0SFET200与第I实施方式的M0SFET100同样地，能够抑制超级结构造的制造偏差所致的终端区域的耐压降低，雪崩耐量提闻。另外，在本实施方式中，作为一个例子，第4柱的p形的杂质扩散层6A的p形的总杂质量被设定为成为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的p形的总杂质量的1/4倍，但与第I实施方式同样地设定为比它们的一半少即可。说明了本实施方式的M0SFET200在第2柱区域的n形的第3柱5与p形的第4柱6之间具有一对P形的第5柱31以及n形的第6柱32的例子，但还能够设为具有二对以上的P形的第5柱31以及n形的第6柱32。(第3实施方式)使用图8以及图9，说明第3实施方式的功率用半导体装置300。图8是第3实施方式的功率用半导体装置的主要部分示意剖面图。图9是示出第3实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的G部的放大图。另外，对与第I实施方式中说明的结构相同的部分附加相同的参照编号或者记号而省·略其说明。主要说明与第I实施方式的相异点。如图8所示，第3实施方式的M0SFET300与第I实施方式的M0SFET100同样地，具备具有第I柱区域以及第2柱区域的高电阻外延层2而作为n_形漂移层。本实施方式的M0SFET300的第2柱区域在n形的第3柱5与n形的第4柱60之间，具有与n形的第3柱邻接的P形(与第3柱相反的导电类型)的第5柱31。第5柱31由第I至第4柱和在Y方向上相同数量的段的P形杂质扩散层31A构成。在沿着各段的X方向由各柱的杂质扩散层构成的扩散层形成层80中，p形的第5柱31的杂质扩散层31A中的p形的总杂质量比n形的第3柱5的n形的杂质扩散层5A中的n形的总杂质量少，比n形的第4柱60的p形的杂质扩散层60A中的p形的总杂质量多。本实施方式的M0SFET300如上所述，将第4柱60的导电类型从p形变更为n形的点、和在第3柱5与第4柱6之间具有p形的第5柱31的点中，与第I实施方式的M0SFET100相异。图9 (a)是本实施方式的M0SFET300的第2柱区域的制造工序的一部分的主要部分示意剖面图，相当于第I实施方式的图2(a)，是示出成为形成构成本实施方式的第I至第5柱的n形以及p形杂质扩散层的源的n形以及p形杂质注入层的剖面图。图9 (b)是将该图(a)中的G部放大了的图。本实施方式的n形的第I柱3、p形的第2柱4、n形的第3柱5、以及n形的第4柱60如上所述，是与第I实施方式的n形的第I柱3、p形的第2柱4、n形的第3柱5、以及p形的第4柱6相同的构造。因此，各段的扩散层形成层80中的、n形的第I柱3的n形杂质注入层3B、p形的第2柱4的p形杂质注入层4B、n形的第3柱5的n形杂质注入层5B、以及n形的第4柱的n形杂质注入层60B的、各自的X方向上的宽度与第I实施方式的n形的第I柱3的n形杂质注入层3B、p形的第2柱4的p形杂质注入层4B、n形的第3柱5的n形杂质注入层5B、以及p形的第4柱6的p形杂质注入层6B各自的宽度相同。但是，本实施方式的n形的第4柱60与第I实施方式的p形的第4柱6，导电类型相异，所以通过与n形的第I柱3的n形杂质注入层3B相同的n形杂质的注入工序，形成本实施方式的n形的第4柱60的n形杂质注入层60B。在成为本实施方式的第2柱区域的n形的第3柱5的源的n形杂质注入层5B与成为n形的第4柱60的源的n形杂质注入层60B之间，与n形的第3柱5的n形杂质注入层5B相邻并相互分开地，形成成为p形的第5柱31的源的p形杂质注入层31B。p形的第5柱31的p形杂质注入层31B是通过与p形的第2柱4的p形杂质注入层4B相同的p形杂质的注入工序形成的。p形的第5柱31的p形杂质注入层31B的X方向上的宽度是W。由此，在各段的扩散层形成层80中，p形的第5柱31的p形杂质扩散层31A的n形的第3柱5侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的p形的总杂质量和n形的第3柱5的n形杂质扩散层5A的第5柱侧的一半(相当于0. 5XW的部分)的n形的总杂质量成为等量。P形的第5柱31的p形杂质扩散层3IA的第4柱60侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的p形的总杂质量和n形的第4柱60的n形杂质扩散层60A的n形的总杂质量成为等量。以上，在第2柱区域整体中n形的总杂质量和p形的总杂质量成为等量，虚拟地成为未掺杂状态。另外，即使在本实施方式中，在第2柱区域中，第3柱5的n形杂质扩散层5A的n形的总杂质量也被设定为比第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的P形的杂质扩散层4A的p形的总杂质量少。另外，第4柱的n形 杂质扩散层6A的n形的总杂质量被设定为比第3柱的n形杂质扩散层5A的n形的总杂质量少。进而，P形的第5柱31的p形杂质扩散层31A的p形的总杂质量被设定为比n形的第3柱5的n形的杂质扩散层5A的n形的总杂质量少、比n形的第4柱60的n形的杂质扩散层60A的n形的总杂质量多。因此，在本实施方式的第2柱区域中，n形的第3柱5和p形的第5柱31对向的部分、以及P形的第5柱31和n形的第4柱60对向的部分是与第I实施方式的n形的第3柱5和p形的第4柱6对向的部分D相同的构造。即使在本实施方式中，也维持在第2柱区域中相邻的n形的柱和p形的柱对向的部分D中n形的总杂质量和p形的总杂质量成为等量的状态，并且将n形的柱的n形杂质扩散层的n形的总杂质量以及p形的柱的p形杂质扩散层的p形的总杂质量设定为比第I柱区域的n形的第I柱3的n形杂质扩散层3A的n形的总杂质量以及p形的第2柱4的p形杂质扩散层4A的p形的总杂质量低。因此，如图5所示，第2柱区域的n形的柱和p形的柱对向的部分D相比于第I柱区域的n形的第I柱3和p形的第2柱4对向的部分B，耗尽层更容易扩展，所以耐压进一步提高。如果P形柱形成用掩模的开口宽度的偏差收敛于第2柱区域的相邻的n形的柱和p形的柱对向的部分D的耐压比第I柱区域的第I柱3和第2柱4对向的部分B的耐压高的范围内，则始终先于第2柱区域而在第I柱区域中首先发生击穿。本实施方式的M0SFET300与第I实施方式的M0SFET100同样地，能够抑制超级结构造的制造偏差所致的终端区域的耐压降低，雪崩耐量提高。另外，在本实施方式中，作为一个例子，第4柱的n形的杂质扩散层60A的p形的总杂质量被设定为成为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的P形的杂质扩散层4A的p形的总杂质量的1/4倍，但与第I实施方式同样地设定为比它们的一半少即可。(第4实施方式)使用图10以及图11，说明第4实施方式的功率用半导体装置400。图10是第4实施方式的功率用半导体装置的主要部分示意剖面图。图11是示出第4实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的H部的放大图。另外，对与第3实施方式中说明的结构相同的部分附加相同的参照编号或者记号而省略其说明。主要说明与第3实施方式的相异点。如图10所示，第4实施方式的M0SFET400与第3实施方式的M0SFET100同样地，具备具有第I柱区域以及第2柱区域的高电阻外延层2而作为n_形漂移层。在本实施方式的M0SFET400的第2柱区域中，在第3实施方式的M0SFET300的第2柱区域中，在p形的第5柱31与n形的第4柱60之间，还具有一对n形的第6柱32和p形的第7柱33。n形的第6柱32以及p形的第7柱33由第I至第4柱和在Y方向上相同数量的段的n形杂质扩散层32A以及p形杂质扩散层33A构成。在沿着各段的X方向由各柱的杂质扩散层构成的扩散层形成层80中，n形的第6柱32的杂质扩散层32A中的n形的总杂质量以及p形的第7柱33的杂质扩散层33A中的p形的总杂质量是与p形的第5柱p形的杂质扩散层31A中的P形的总杂质量等量。本实施方式的M0SFET400在该点与第3实施方式的M0SFET300相异。图11 (a)是本实施方式的M0SFET400的第2柱区域的制造工序的一部分的主要部分示意剖面图，相当于第I实施方式的图2 (a)，是示出成为形成构成本实施方式的第I至第7柱的n形以及p形杂质扩散层的源的n形以及p形杂质注入层的剖面图。图11(b)是将·图11(a)中的H部放大了的图。本实施方式的n形的第I柱3、p形的第2柱4、n形的第3柱5、n形的第4柱60、以及p形的第5柱31如上所述，是与第3实施方式的n形的第I柱·3、p形的第2柱、n形的第3柱5、n形的第4柱60、以及p形的第5柱31相同的构造。因此，各段的扩散层形成层80中的、n形的第I柱3的n形杂质注入层3B、p形的第2柱4的P形杂质注入层4B、n形的第3柱5的n形杂质注入层5B、n形的第4柱60的n形杂质注入层60B、以及p形的第5柱31的p形杂质注入层31B的、各自的X方向上的宽度与第3实施方式的n形的第I柱3的n形杂质注入层3B、p形的第2柱4的p形杂质注入层4B、n形的第3柱5的n形杂质注入层5B、以及n形的第4柱60的n形杂质注入层60B、以及p形的第5柱31的p形杂质注入层31B各自的宽度相同。在本实施方式的第2柱区域的p形的第5柱31的p形杂质注入层与n形的第4柱60的n形杂质注入层60B之间，与p形的第5柱31的p形杂质注入层31B相邻并相互分开地,形成成为n形的第6柱32的源的n形杂质注入层32B。第6柱32的n形杂质注入层32B是通过与n形的第I柱3的n形杂质注入层3B相同的n形杂质的注入工序形成的。另外，与n形的第6柱32的n形杂质注入层32B相邻并相互分开地，形成成为p形的第7柱33的源的p形杂质注入层33B。p形杂质注入层33B是通过与p形的第2柱4的p形杂质注入层4B相同的p形杂质的注入工序形成的。n形的第6柱32的n形杂质注入层32B以及p形的第7柱33的p形杂质注入层33B的X方向上的宽度都是W。由此，在各段的扩散层形成层80中，p形的第5柱31的p形杂质扩散层31A的n形的第3柱5侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的P形的总杂质量和n形的第3柱5的n形杂质扩散层5A的第5柱侧的一半(相当于0.5XW的部分)的n形的总杂质量成为等量。p形的第5柱31的p形杂质扩散层31A的第6柱侧的一半(与杂质扩散层的宽度是0.5XW相当的部分)的p形的总杂质量和n形的第6柱32的n形杂质扩散层32A的第5柱侧的一半(相当于0. 5XW的部分)的n形的总杂质量成为等量。n形的第6柱32的n形杂质扩散层32A的第7柱33侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的n形的总杂质量和p形的第7柱33的p形杂质扩散层33A的第6柱侧的一半(相当于0. 5XW的部分)的p形的总杂质量成为等量。进而，P形的第7柱33的p形杂质扩散层33A的第4柱侧的一半(与杂质扩散层的宽度是0. 5XW相当的部分)的p形的总杂质量和n形的第4柱60的n形杂质扩散层60A的n形的总杂质量成为等量。以上，在第2柱区域整体中n形的总杂质量和p形的总杂质量成为等量，虚拟地成为未掺杂状态。另外，即使在本实施方式中，在第2柱区域中，第3柱5的n形杂质扩散层5A的n形的总杂质量也被设定为比第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的P形的杂质扩散层4A的p形的总杂质量少。另外，第4柱60的n形杂质扩散层60A的n形的总杂质量被设定为比第3柱5的n形杂质扩散层5A的n形的总杂质量少。进而，p形的第5柱31的p形杂质扩散层31A的p形的总杂质量、n形的第6柱32的n形杂质扩散层32A的n形的总杂质量、以及p形的第7柱33的p形杂质扩散层33A的p形的总杂质量被设定为比第3柱5的n形的杂质扩散层5A的n形的总杂质量少、比n形的第4柱60的n形的杂质扩散层60A的n形的总杂质量多。因此，在本实施方式的第2柱区域中，n形的第3柱5和p形的第5柱31对向的部分、p形的第5柱31和n形的第6柱32对向的部分、n形的第6柱32和p形的第7柱33对向的部分、以及p形的第7柱33和n形的第4柱60对向的部分是与第I实施方式的第3柱5和第4柱6对向的部分D相同的构造。 即使在本实施方式中，也维持在第2柱区域中相邻的n形的柱和p形的柱对向的部分D中n形的总杂质量和p形的总杂质量成为等量的状态，并且将n形的柱的n形杂质扩散层的n形的总杂质量以及p形的柱的p形杂质扩散层的p形的总杂质量设定为比第I柱区域的n形的第I柱3的n形杂质扩散层3A的n形的总杂质量以及p形的第2柱4的p形杂质扩散层4A的p形的总杂质量低。因此，如图5所示，第2柱区域的n形的柱和p形的柱对向的部分D相比于第I柱区域的n形的第I柱3以及p形的第2柱4对向的部分B，耗尽层更容易扩展，所以耐压进一步提高。如果P形柱形成用掩模的开口宽度的偏差收敛于第2柱区域的相邻的n形的柱和p形的柱对向的部分D的耐压比第I柱区域的第I柱3和第2柱4对向的部分B的耐压高的范围内，则始终先于第2柱区域而在第I柱区域中首先发生击穿。本实施方式的M0SFET200与第I实施方式的M0SFET100同样地，能够抑制超级结构造的制造偏差所致的终端区域的耐压降低，雪崩耐量提高。说明了本实施方式的M0SFET400在第2柱区域的p形第5柱31与n形的第4柱60之间，具有一对n形的第6柱32以及p形的第7柱33的例子，但还能够具有二对以上的n形的第6柱32以及第7柱33。另外，在本实施方式中，作为一个例子，第4柱的n形的杂质扩散层60A的p形的总杂质量被设定为成为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的P形的杂质扩散层4A的p形的总杂质量的1/4倍，但与第I实施方式同样地设定为比它们的一半少即可。以上，在第I至第4实施方式中，使用各杂质扩散层的n形以及p形的总杂质量进行了讨论，但这些讨论包含于使用了 n形以及p形的实质的杂质量的讨论。关于以下的实施方式，代替n形以及p形的总杂质量的讨论，而使用n形以及p形的实质的杂质量来进行讨论。(第5实施方式)使用图12至图14，说明第5实施方式的功率用半导体装置500。图12是第5实施方式的功率用半导体装置的主要部分示意剖面图。图13是示出第5实施方式的功率用半导体装置的制造工序的一部分的图，是相当于图2的主要部分示意剖面图。图14是示意地说明第5实施方式的功率用半导体装置的、(a)第I柱区域的主要部分以及(b)第2柱区域的主要部分的图。另外，对与第I实施方式中说明的结构相同的结构部分附加相同的参照编号或者记号而省略其说明。主要说明与第I实施方式的相异点。本实施方式的M0SFET500与第I实施方式的M0SFET100同样地，具备具有第I柱区域以及第2柱区域的高电阻外延层2而作为n_形漂移层，但在以下的点，与第I实施方式的MOSFET100相异。在本实施方式的M0SFET500中，在各段的扩散层形成层80中，第2柱区域中的n形的第3柱5以及p形的第4柱6的n形杂质扩散层5A以及p形杂质扩散层6A在X方向上重叠，形成上述杂质补偿区域。在第I至第4实施方式中，省略该杂质补偿区域而说明。即，在本实施方式中，第I柱区域的n形的第I柱3的n形的杂质扩散层3A以及p形的第2柱的p形杂质扩散层4A在X方向上相互重叠的部分中，具有n形的杂质和p形的杂质混合存在的第I杂质补偿区域。同样地，第3柱5的杂质扩散层5A和第4柱6的杂质扩散层6A在X方向上相互重叠的部分中，具有n形杂质和p形杂质混合存在的第2杂质补偿区域。
此处，如图12所示，第2杂质补偿区域的X方向上的宽度形成为比第I杂质补偿区域的X方向上的宽度宽。在杂质补偿区域的中央附近的、n形杂质浓度和p形杂质浓度相等的部位，形成相邻的柱的P_n结。在图12中，为了易于说明，对于形成于第I柱与第2柱之间的第I杂质补偿区域，以能够忽略的程度，省略了图示。第3柱和第4柱的虚线所示的重叠部分是第2杂质补偿区域。如图13的第I柱区域和第2柱区域的制造工序的一部分所示，在本实施方式中，对于各柱的杂质注入层，以具有以下的宽度的方式实施离子注入，形成各柱。第2柱区域的n形的第3柱5的n形杂质注入层5C形成为具有与第I柱区域的n形的第I柱3的n形杂质注入层3B以及p形的第2柱4的p形杂质注入层4B的X方向上的宽度相同的2XW的宽度。第2柱区域的p形的第4柱6的p形杂质注入层6C形成为具有第I柱区域的n形的第I柱3的n形杂质注入层3B以及p形的第2柱4的p形杂质注入层4B的X方向上的宽度的一半即W的宽度。虽然省略了图示，但即使在本实施方式中，对于第I柱3的n形的杂质扩散层3A和第2柱4的p形杂质扩散层4A对向的部分、第2柱4的p形杂质扩散层4A和第3柱5的n形杂质扩散层5A对向的部分、以及第3柱5的n形杂质扩散层5A和第4柱6的p形杂质扩散层6A对向的部分，也以使n形的总杂质量和p形的总杂质量成为等量的方式，设定各杂质注入层3B、4B、5C、6C的宽度。另外，第I柱3的n形杂质注入层3B和第2柱4的p形杂质注入层4B形成为以LI的间隔相互分开。第2柱4的p形杂质注入层4B和第3柱5的n形杂质注入层5C也同样地形成为以LI的间隔相互分开。相对于此，第2柱区域的n形的第3柱5的n形杂质注入层5C和p形的第4柱6的p形杂质注入层6C形成为以比LI窄的L2的间隔相互分开。如上所述，在本实施方式的M0SFET500中，在第2柱区域中，第3柱5的n形杂质注入层5C与第4柱6的p形杂质注入层6C的间隔L2形成为比第I柱区域中的第I柱3的n形杂质注入层3B与第2柱的p形杂质注入层4B的间隔LI窄。由此，通过之后实施的热处理，由各杂质注入层形成的杂质扩散层与Y方向(层叠方向)结合而形成各柱。第3柱5的n形杂质扩散层5A和第4柱6的p形杂质扩散层6A的X方向上的重叠比第I柱3的n形杂质扩散层3A和第2柱4的p形杂质扩散层4A的X方向上的重叠大。S卩，第2柱区域中的第2杂质补偿区域的X方向上的宽度(相互重叠的宽度)形成为比第I柱区域中的第I杂质补偿区域的X方向上的宽度(相互重叠的宽度)宽。在该点中，本实施方式的M0SFET500与第I实施方式的M0SFET100相异。图14是示意地说明本实施方式的(a)第I柱区域的主要部分的图，(b)是示意地说明第2柱区域的主要部分的图。在(a)以及(b)的各个图中，在上部示意地示出相邻的柱的各杂质扩散层的X方向上的重叠情形，在下部示意地示出X方向上的杂质浓度分布的分布图。在第I柱区域中，n形的第I柱3的n形杂质扩散层3A具有Qni的n形的总杂质量，P形的第2柱4的p形杂质扩散层4A具有Qpi的p形的总杂质量，分别如图12 (a)的下部所示，具有X方向的浓度分布图。此处，如果将在第I杂质补偿区域(图中X方向的浓度分布图重叠的区域)中通过杂质补偿而消失的n形杂质量以及p形杂质量设为Qpni,则n形的第I柱3的n形杂质扩散层3A的n形的实质的杂质量是Qnl = Qn1-Qpni,同样地p形的第
2柱4的P形杂质扩散层4A的P形的实质的杂质量是Qpl = Qp1-Qpni°此处，在第I柱区域中，为了易于说明，将第I杂质补偿区域处理为能够忽略，所以认为总杂质量和实质的杂质量大致相等。相对于此，在第2柱区域中，如图14(b)的上部所示，第3柱5的n形杂质扩散层5A和第4柱的p形杂质扩散层6A相比于第I柱3的n形杂质扩散层3A和第2柱4的p形杂质扩散层4A，如图中虚线所示，在X方向上的重叠更大。S卩，第2杂质补偿区域的X方向上的宽度比第I杂质补偿区域的X方向上的宽度大。在第2柱区域中，n形的第3柱5的n形杂质扩散层5A具有Qn2的n形的总杂质量，p形的第4柱6的p形杂质扩散层6A具有Qp2的P形的总杂质量，分别如该图(b)的下部所示，具有X方向的浓度分布图。此处，如果将在第2杂质补偿区域(图中X方向的浓度分布图重叠的区域)中通过杂质补偿而消失的n形杂质量以及p形杂质量设为QPN2，则n形的第3柱5的n形杂质扩散层5A的n形的实质的杂质量是Qn2 = Qn2-Qpn2,同样地p形的第4柱6的p形杂质扩散层6A的p形的实质的杂质量是Qp2 = QP2-QPN2。第2杂质补偿区域的X方向上的宽度相比于第I杂质补偿区域的X方向上的宽度更宽，所以相应地，在第2杂质补偿区域中，通过杂质补偿而消失的n形以及p形杂质量更大。因此，是Qpni <QPN2。另外，由杂质注入层的宽度，决定总杂质量。在如上所述设定了各杂质注入层的宽度的条件下，如图13所示，在n形的第I柱3的n形杂质扩散层3A的n形的总杂质量QN1、P形的第2柱4的p形杂质扩散层4A的p形的总杂质量QP1、n形的第3柱5的n形杂质扩散层5A的n形的总杂质量QN2、以及p形的第4柱6的p形杂质扩散层6A的p形的总杂质量Qp2之间，存在Qni = Qpi = Qn2 = 2XQP2的关系。以上，在n形的第I柱3的n形杂质扩散层3A的n形的实质的杂质量Qnl、p形的第2柱4的p形杂质扩散层4A的p形的实质的杂质量Qpl、n形的第3柱5的n形杂质扩散层5A的n形的实质的杂质量Qn2、以及p形的第4柱6的p形杂质扩散层6A的p形的实质的杂质量Qp2之间，存在Qnl = Qpl > Qn2 > Qp2的关系。即，即使在本实施方式中，也维持在第2柱区域中相邻的n形的柱和p形的柱对向的部分D中n形的实质的杂质量和p形的实质的杂质量成为等量的状态，并且将n形的柱的n形杂质扩散层的n形的实质的杂质量以及p形的柱的p形杂质扩散层的p形的实质的杂质量设定为比第I柱区域的n形的第I柱3的n形杂质扩散层的n形的实质的杂质量以及P形的第2柱4的p形杂质扩散层的p形的实质的杂质量低。因此，如图5所示，第2柱区域的n形的柱和p形的柱对向的部分D相比于第I柱区域的n形的第I柱3以及p形的第2柱4对向的部分B，耗尽层更容易地扩展，所以耐压进一步提高。如果p形柱形成用掩模的开口宽度的偏差收敛于第3柱5和第4柱6对向的部分D的耐压比第I柱3和第2柱4对向的部分B的耐压高的范围内，则始终先于第2柱区域而在第I柱区域中首先发生击穿。本实施方式的M0SFET500与第I实施方式的M0SFET100同样地，能够抑制超级结构造的制造偏差所致的终端区域的耐压降低，雪崩耐量提高。另外，在该图(b)的上部中，为了易于说明，示出为第4柱6的p形杂质扩散层6A的X方向的宽度是与第3柱5的n形杂质扩散层5A的X方向的宽度相同的宽度。但是，实际上，比第3柱5的n形杂质扩散层5A的X方向的宽度窄。关于该图(b)的下部所示的第4柱6的p形杂质扩散层6A的浓度分布图，也同样地，示出为与第3柱5的n形杂质扩散层5A的浓度分布图的X方向的宽度相同的宽度。但是，实际上，比第3柱5的n形杂质扩散层5A的浓度分布图的X方向的宽度窄。另外，在本实施方式中，将第I柱3的n形杂质注入层3B的宽度、第2柱4的p形杂质注入层4B的宽度、以及第3柱5的n形杂质注入层5C的宽度分别设定为相同的宽度，将第4柱6的p形杂质注入层6C的宽度设定为第I柱3的n形杂质注入层3B的宽度以及第2柱4p形杂质注入层4B的宽度的一半。即，将第I柱3的n形杂质扩散层3A的n形的总杂质量、第2柱4的p形杂质扩散层4A的p形的总杂质量、以及第3柱5的n形杂质扩散层5A的n形的总杂质量分别设定为相同的量，将第4柱6的p形杂质扩散层6A的p形的总杂质量设定为第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形杂质扩散层4A的p形的总杂质量的一半。但是，与第I实施方式同样地，在第2柱区域中，第3柱5的n形杂质扩散层5A的n形的总杂质量也可以设定为比第I柱3的n形杂质扩散层3A的n形的总杂质量以及第2柱4的p形的杂质扩散层4A的p形的总杂质量少。另夕卜，第4柱的p形杂质扩散层6A的p形的总杂质量也可以设定为比第3柱的n形杂质扩散层5A的n形的总杂质量少。(第6实施方式)使用图15以及图16，说明第6实施方式的功率用半导体装置600。图15是第6实施方式的功率用半导体装置的主要部分示意剖面图。图16是示出第6实施方式的功率用半导体装置的制造工序的一部分的图，是相当于图2的主要部分示意剖面图。另外，对与第5实施方式中说明的结构相同的部分附加相同的参照编号或者记号而省略其说明。主要说明与第5实施方式的相异点。本实施方式的M0SFET600与第5实施方式的M0SFET100同样地，具备具有第I柱区域以及第2柱区域的高电阻外延层2而作为n_形漂移层，但在以下的点，与第5实施方式的M0SFET500相异。本实施方式的M0SFET600是如图15所示，在第5实施方式的M0SFET500中，在第2柱区域中的n形的第3柱3与p形的第4柱4之间，插入了 n形的第5柱3 1和p形的第6柱32的构造。在该点，本实施方式的M0SFET600与第2实施方式的M0SFET500相异，其以外是相同的构造。p形的第5柱31与n形的第3柱5邻接，p形的第5柱31的p形杂质扩散层31A和n形的第3柱5的杂质扩散层5A与其他柱同样地在扩散层形成层80中重叠，具有第3杂质补偿区域。另外，P形的第5柱31与n形的第6柱32邻接，p形的第5柱31的p形杂质扩散层31A和n形的第6柱32的杂质扩散层32A同样地重叠，具有第4杂质补偿区域。进而，n形的第6柱32与p形的第4柱6邻接，n形的第6柱32的n形杂质扩散层32A和P形的第4柱6的杂质扩散层6A同样地重叠，具有第5杂质补偿区域。在第2柱区域中，第3柱5、第5柱31、第6柱32、以及第4柱6各自的各杂质注入层5C、31C、32C、6C如图16的第I柱区域以及第2柱区域的制造工序的一部分所示形成。第3柱5的n形杂质注入层5C、第5柱31的p形杂质注入层31C、以及第6柱32的n形杂质注入层32C的宽度分别同样地是2XW。第4柱p形杂质注入层6C的宽度是它们的一半的W。另外，在第2柱区域中相邻的柱的各杂质注入层的间隔L2与第5实施方式同样地比第I柱区域中的第I柱3的n形杂质注入层3B与第2柱4的p形杂质注入层4B的间隔LI窄。通过如上所述设定杂质注入层的宽度，第3杂质补偿区域、第4杂质补偿区域、以及第5杂质补偿区域的X方向上的宽度比第I补偿区域的X方向上的宽度宽。其结果，通过各杂质补偿区域补偿杂质的结果，第3柱5的n形杂质扩散层5A的n形的实质的杂质量比第I柱3的n形杂质扩散层3A的n形的实质的杂质量以及第2柱4的p形杂质扩散层4A的p形的实质的杂质量少。第4柱6的p形杂质扩散层6A的p形的实质的杂质量比第
3柱5的n形杂质扩散层5A的n形的实质的杂质量少。第5柱31的p形杂质扩散层31A的P形的实质的杂质量和第6柱32的n形杂质扩散层32A的n形的实质的杂质量是相同的杂质量，比第3柱5的n形杂质扩散层5A的n形的实质的杂质量少，比第4柱6的p形杂质扩散层6A的p形的实质的杂质量多。即使在本实施方式中，也与第5实施方式同样地，维持在第2柱区域中相邻的n形 的柱和P形的柱对向的部分D中，n形的实质的杂质量和p形的实质的杂质量成为等量的状态，并且将n形的柱的n形杂质扩散层的n形的实质的杂质量以及p形的柱的p形杂质扩散层的P形的实质的杂质量设定为比第I柱区域的n形的第I柱3的n形杂质扩散层3A的n形的实质的杂质量以及p形的第2柱4的p形杂质扩散层4A的p形的实质的杂质量低。因此，如图5所示，第2柱区域的n形的柱和p形的柱对向的部分D相比于第I柱区域的n形的第I柱3和p形的第2柱4对向的部分B，耗尽层更易于扩展，所以耐压进一步提高。如果P形柱形成用掩模的开口宽度的偏差收敛于第2柱区域的相邻的n形柱和p形柱对向的部分D的耐压比第I柱区域的第I柱3和第2柱4对向的部分B的耐压高的范围内，则始终先于第2柱区域而在第I柱区域中首先发生击穿。本实施方式的M0SFET600与第5实施方式的M0SFET500同样地，能够抑制超级结构造的制造偏差所致的终端区域的耐压降低，雪崩耐量提高。本实施方式的M0SFET600是在第2实施方式的M0SFET200中，使第3柱5的n形杂质注入层5B的宽度、第5柱31的p形杂质注入层31B的宽度、以及第6柱32的n形杂质注入层32B的宽度分别成为2 X W，使第4柱的p形杂质注入层6B的宽度成为W，将第2柱区域中的相邻的各柱的杂质注入层的间隔L2设定为比第I柱区域中的第I柱3的杂质注入层3B与第2柱4的杂质注入层4B的间隔LI还宽的构造。因此，即使在第3实施方式以及第4实施方式中也能够同样地设定。即，能够将第2柱区域的各柱的杂质注入层的宽度设定为与第I柱区域的第I柱3的n形杂质注入层3B的宽度以及第2柱4的p形杂质注入层4B的宽度相同的宽度。另外，能够将第4柱60的杂质注入层60B的宽度设定为第I柱区域的第I柱3的n形杂质注入层3B的宽度以及第2柱4的p形杂质注入层4B的宽度的一半。在该情况下，第2柱区域的各杂质注入层的X方向上的间隔L2被设定为比第I柱区域的第I柱3的杂质注入层3B与第2柱4的杂质注入层4B的间隔LI还窄。如果在第3实施方式中如上所述设定，则在第I柱3的所述杂质扩散层3A和第2柱4的杂质扩散层4A的X方向上重叠的部分中具有第I杂质补偿区域。在第3柱5的杂质扩散层5A和第5柱31的杂质扩散层3IA的X方向上重叠的部分中具有第3杂质补偿区域。在第5柱31的杂质扩散层31A和第4柱6的杂质扩散层60A的X方向上重叠的部分中具有第6杂质补偿区域。第3杂质补偿区域和第6杂质补偿区域的X方向上的宽度比第I杂质补偿区域的X方向上的宽度还宽。其结果，通过杂质补偿区域中的杂质补偿，第3柱·5的杂质扩散层5A中的n形(第3柱的导电类型)的实质的杂质量比第I柱3的n形杂质扩散层3A的n形的实质的杂质量以及第2柱的p形杂质扩散层4A的p形的实质的杂质量少。第4柱60的n形杂质扩散层60A的n形的实质的杂质量比第3柱5的n形杂质扩散层5A的n形的实质的杂质量少。第5柱31的p形杂质扩散层31A的p形的实质的杂质量比第3柱5的杂质扩散层5A中的n形的实质的杂质量少，比第4柱60的n形杂质扩散层60A中的n形的实质的杂质量多。如果在第4实施方式中如上所述进行设定，则在第I柱3的形杂质扩散层3A和第2柱4的p形杂质扩散层4A的X方向上重叠的部分中具有第I杂质补偿区域。在第3柱5的n形杂质扩散层5A和第5柱31的p形杂质扩散层3IA的X方向上重叠的部分中具有第
3杂质补偿区域。在第5柱31的p形杂质扩散层31A和第6柱32的n形杂质扩散层32A的X方向上重叠的部分中具有第4杂质补偿区域。在第6柱32的n形杂质扩散层32A和第7柱33的p形杂质扩散层33A的X方向上重叠的部分中具有第7杂质补偿区域。在第7柱33的p形杂质扩散层33A和第4柱60的n形杂质扩散层60A的X方向上重叠的部分中具有第8杂质补偿区域。第3杂质补偿区域、第4杂质补偿区域、第7杂质补偿区域、以及第8杂质补偿区域的X方向上的宽度比第I杂质补偿区域的X方向上的宽度还宽。其结果，通过杂质补偿区域中的杂质补偿，第3柱5的n形杂质扩散层5A中的n形的实质的杂质量比第I柱3的n形杂质扩散层3A的n形的实质的杂质量以及第2柱4的p形杂质扩散层4A的p形的实质的杂质量少。第4柱60的n形杂质扩散层60A的n形的实质的杂质量比第3柱5的n形杂质扩散层5A的n形的实质的杂质量少。第5柱31的p形杂质扩散层31A的p形的实质的杂质量、第6柱32的n形杂质扩散层32A的n形的实质的杂质量、以及第7柱33的p形杂质扩散层33A的p形的实质的杂质量比第3柱5的n形杂质扩散层5A中的n形的实质的杂质量还少，比第4柱60的n形杂质扩散层60A中的n形的实质的杂质量还多。虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，而未限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨内，并且包含于权利要求书记载的发明和其均等范围内 。
权利要求
1.一种功率用半导体装置，包括 第I导电类型的第I半导体层，具有第I表面和与所述第I表面相反一侧的第2表面；高电阻的外延层，设置于所述第I半导体层的所述第I表面上，具有第I柱区域和第2柱区域； 第2导电类型的第2半导体层，选择性地设置于所述第I柱区域的表面； 第I导电类型的第3半导体层，选择性地设置于所述第2半导体层的表面； 栅电极，隔着栅绝缘膜设置于所述第I柱区域、所述第2半导体层以及所述第3半导体层上； 第I电极，与所述第I半导体层的第2表面电连接；以及 第2电极，与所述第2半导体层和所述第3半导体层电连接，隔着层间绝缘膜而与所述栅电极绝缘， 所述第I柱区域具有 沿着与所述第I半导体层的所述第I表面平行的第I方向交替排列的多个第I导电类型的第I柱和多个第2导电类型的第2柱， 所述多个第2导电类型的第2柱分别与所述第2导电类型的第2半导体层连接，所述第I柱区域的沿着所述第I方向的终端以所述第I柱和所述第2柱的某一方的柱为终端， 所述第2柱区域沿着所述第I方向隔着所述终端而与所述第I柱区域邻接， 所述第2柱区域具有 第3柱，沿着所述第I方向在所述第I柱区域侧的一端中，具有与所述第I区域的所述终端的所述一方的柱的导电类型相反的导电类型；以及 第4柱，沿着所述第I方向在与所述第I柱区域相反一侧的另一端中，具有与所述第3柱相反的导电类型， 所述多个第I柱、所述多个第2柱、所述第3柱以及所述第4柱分别包括沿着与所述第I半导体层的所述第I表面垂直的第2方向排列的、多段的杂质扩散层， 所述多个第I柱、所述多个第2柱、所述第3柱以及所述第4柱的各段的杂质扩散层排列于与所述第I半导体层的所述第I表面平行的I个层内， 在所述I个层内，所述第3柱的所述杂质扩散层中的所述第3柱的导电类型的实质的杂质量比所述多个第I柱的各杂质扩散层中的第I导电类型的实质的杂质量以及所述多个第2柱的各杂质扩散层中的第2导电类型的实质的杂质量少， 在所述I个层内，所述第4柱的所述杂质扩散层中的所述第4柱的导电类型的实质的杂质量比所述第3柱的所述杂质扩散层中的所述实质的杂质量少。
2.根据权利要求1所述的功率用半导体装置，其特征在于 所述第2柱区域在所述第3柱与所述第4柱之间至少还具有第5柱和第6柱，所述第5柱具有与所述第4柱的导电类型相同的导电类型并与所述第3柱邻接，所述第6柱具有与所述第3柱的导电类型相同的导电类型并与所述第5柱邻接， 所述第5柱以及所述第6柱分别包括与所述第3柱以及所述第4柱相同数量的段的杂质扩散层， 在所述I个层内，所述第5柱的杂质扩散层中的所述第5柱的导电类型的实质的杂质量以及所述第6柱的杂质扩散层中的所述第6柱的导电类型的实质的杂质量分别比所述第3柱的杂质扩散层中的所述实质的杂质量少，比所述第4柱的杂质扩散层中的所述实质的杂质量多。
3.根据权利要求2所述的功率用半导体装置，其特征在于 在所述I个层内，所述第3柱的所述杂质扩散层中的所述第3柱的导电类型的总杂质量比所述多个第I柱的各杂质扩散层中的第I导电类型的总杂质量以及所述多个第2柱的各杂质扩散层中的第2导电类型的总杂质量少， 在所述I个层内，所述第4柱的所述杂质扩散层中的所述第4柱的导电类型的总杂质量比所述第3柱的所述杂质扩散层中的所述总杂质量少， 在所述I个层内，所述第5柱的杂质扩散层中的所述第5柱的导电类型的总杂质量以及所述第6柱的杂质扩散层中的所述第6柱的导电类型的总杂质量比所述第3柱的杂质扩散层中的所述总杂质量少，比所述第4柱的杂质扩散层中的所述总杂质量多。
4.根据权利要求2所述的功率用半导体装置，其特征在于 在所述I个层内， 所述多个第I柱的所述各杂质扩散层和所述多个第2柱的所述各杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第I杂质补偿区域，所述第3柱的所述杂质扩散层和所述第5柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第3杂质补偿区域，所述第5柱的所述杂质扩散层和所述第6柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第4杂质补偿区域，所述第6柱的所述杂质扩散层和所述第4柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第5杂质补偿区域，相比于所述第I杂质补偿区域在所述第I方向上的宽度，所述第3杂质补偿区域、所述第4杂质补偿区域以及所述第5杂质补偿区域在所述第I方向上的宽度分别更宽。
5.根据权利要求4所述的功率用半导体装置，其特征在于在所述I个层内，所述第4柱的所述总杂质量是所述多个第I柱的各杂质扩散层中的所述总杂质量的一半以及所述多个第2柱的各杂质扩散层中的所述总杂质量的一半。
6.根据权利要求1所述的功率用半导体装置，其特征在于 在所述I个层内，所述第3柱的所述杂质扩散层中的所述第3柱的导电类型的总杂质量比所述多个第I柱的各杂质扩散层中的第I导电类型的总杂质量以及所述多个第2柱的各杂质扩散层中的第2导电类型的总杂质量少， 在所述I个层内，所述第4柱的所述杂质扩散层中的所述第4柱的导电类型的总杂质量比所述第3柱的所述杂质扩散层中的所述总杂质量少。
7.根据权利要求6所述的功率用半导体装置，其特征在于在所述I个层内，所述第4柱的所述总杂质量比所述多个第I柱的各杂质扩散层中的所述总杂质量的一半以及所述多个第2柱的各杂质扩散层中的所述总杂质量的一半少。
8.根据权利要求1所述的功率用半导体装置，其特征在于 在所述I个层内，所述多个第I柱的所述各杂质扩散层和所述多个第2柱的所述各杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第I杂质补偿区域， 所述第3柱的所述杂质扩散层和所述第4柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第2杂质补偿区域，相比于所述第I杂质补偿区域在所述第I方向上的宽度，所述第2杂质补偿区域在所述第I方向上的宽度更宽。
9.一种功率用半导体装置，包括 第I导电类型的第I半导体层，具有第I表面和与所述第I表面相反一侧的第2表面；高电阻的外延层，设置于所述第I半导体层的所述第I表面上，具有第I柱区域和第2柱区域； 第2导电类型的第2半导体层，选择性地设置于所述第I柱区域的表面； 第I导电类型的第3半导体层，选择性地设置于所述第2半导体层的表面； 栅电极，隔着栅绝缘膜设置于所述第I柱区域、所述第2半导体层以及所述第3半导体层上； 第I电极，与所述第I半导体层的第2表面电连接；以及 第2电极，与所述第2半导体层和所述第3半导体层电连接，隔着层间绝缘膜而与所述栅电极绝缘， 所述第I柱区域具有 沿着与所述第I半导体层的所述第I表面平行的第I方向交替排列的多个第I导电类型的第I柱和多个第2导电类型的第2柱， 所述第I柱区域的沿着所述第I方向的终端以所述第I柱和所述第2柱的某一方的柱为终端， 所述第2柱区域沿着所述第I方向隔着所述终端而与所述第I柱区域邻接， 所述第2柱区域具有 第3柱，沿着所述第I方向在所述第I柱区域侧的一端中，具有与所述第I区域的所述终端的所述一方的柱的导电类型相反的导电类型； 第4柱，沿着所述第I方向在与所述第I柱区域相反一侧的另一端中，具有与所述第3柱相同的导电类型；以及 第5柱，与所述第3柱邻接并具有与所述第3柱相反的导电类型， 所述多个第I柱、所述多个第2柱、所述第3柱、所述第4柱以及所述第5柱分别包括沿着与所述第I半导体层的所述第I表面垂直的第2方向排列的、多段的杂质扩散层， 所述多个第I柱、所述多个第2柱、所述第3柱、所述第4柱以及所述第5柱的各段的杂质扩散层排列于与所述第I半导体层的所述第I表面平行的I个层内， 在所述I个层内，所述第3柱的所述杂质扩散层中的所述第3柱的导电类型的实质的杂质量比所述多个第I柱的各杂质扩散层中的第I导电类型的实质的杂质量以及所述多个第2柱的各杂质扩散层中的第2导电类型的实质的杂质量少， 在所述I个层内，所述第4柱的所述杂质扩散层中的所述第4柱的导电类型的实质的杂质量比所述第3柱的所述杂质扩散层中的所述实质的杂质量少，在所述I个层内，所述第5柱的所述杂质扩散层中的所述第5柱的导电类型的实质的杂质量比所述第3柱的所述杂质扩散层中的所述实质的杂质量少，比所述第4柱的所述杂质扩散层中的所述实质的杂质量多。
10.根据权利要求9所述的功率用半导体装置，其特征在于 所述第2柱区域在所述第4柱与所述第5柱之间至少还具有第6柱和第7柱，所述第6柱具有与所述第5柱相反的导电类型并与所述第5柱邻接，所述第7柱具有与所述第5柱相同的导电类型并与所述第6柱邻接， 所述第6柱以及所述第7柱分别包括与所述第3柱以及所述第4柱相同数量的段的杂质扩散层， 在所述I个层内，所述第6柱的杂质扩散层中的所述第6柱的导电类型的实质的杂质量以及所述第7柱的杂质扩散层中的所述第7柱的导电类型的实质的杂质量比所述第3柱的杂质扩散层中的所述实质的杂质量少，比所述第4柱的杂质扩散层中的所述实质的杂质
11.根据权利要求10所述的功率用半导体装置，其特征在于 在所述I个层内，所述第3柱的所述杂质扩散层中的所述第3柱的导电类型的总杂质量比所述多个第I柱的各杂质扩散层中的第I导电类型的总杂质量以及所述多个第2柱的各杂质扩散层中的第2导电类型的总杂质量少， 在所述I个层内，所述第4柱的所述杂质扩散层中的所述第4柱的导电类型的总杂质量比所述第3柱的所述杂质扩散层中的所述总杂质量少， 在所述I个层内，所述第5柱的所述杂质扩散层中的所述第5柱的导电类型的总杂质量比所述第3柱的所述杂质扩散层中的所述总杂质量少，比所述第4柱的所述杂质扩散层中的所述总杂质量多， 在所述I个层内，所述第6柱的杂质扩散层中的所述第6柱的导电类型的总杂质量以及所述第7柱的杂质扩散层中的所述第7柱的导电类型的总杂质量比所述第3柱的杂质扩散层中的所述总杂质量少，比所述第4柱的杂质扩散层中的所述总杂质量多。
12.根据权利要求10所述的功率用半导体装置，其特征在于 在所述I个层内， 所述多个第I柱的所述各杂质扩散层和所述多个第2柱的所述各杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第I杂质补偿区域，所述第3柱的所述杂质扩散层和所述第5柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第3杂质补偿区域，所述第5柱的所述杂质扩散层和所述第6柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第4杂质补偿区域，所述第6柱的所述杂质扩散层和所述第7柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第7杂质补偿区域，所述第7柱的所述杂质扩散层和所述第4柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第8杂质补偿区域，相比于所述第I杂质补偿区域在所述第I方向上的宽度，所述第3杂质补偿区域、所述第4杂质补偿区域、所述第7杂质补偿区域以及所述第8杂质补偿区域在所述第I方向上的宽度分别更宽。
13.根据权利要求9所述的功率用半导体装置，其特征在于 在所述I个层内，所述第3柱的所述杂质扩散层中的所述第3柱的导电类型的总杂质量比所述多个第I柱的各杂质扩散层中的第I导电类型的总杂质量以及所述多个第2柱的各杂质扩散层中的第2导电类型的总杂质量少， 在所述I个层内，所述第4柱的所述杂质扩散层中的所述第4柱的导电类型的总杂质量比所述第3柱的所述杂质扩散层中的所述总杂质量少， 在所述I个层内，所述第5柱的所述杂质扩散层中的所述第5柱的导电类型的总杂质量比所述第3柱的所述杂质扩散层中的所述总杂质量少，比所述第4柱的所述杂质扩散层中的所述总杂质量多。
14.根据权利要求13所述的功率用半导体装置，其特征在于在所述I个层内，所述第4柱的所述总杂质量比所述多个第I柱的各杂质扩散层中的所述总杂质量的一半以及所述多个第2柱的各杂质扩散层中的所述总杂质量的一半少。
15.根据权利要求14所述的功率用半导体装置，其特征在于在所述I个层内，所述第4柱的所述总杂质量是所述多个第I柱的各杂质扩散层中的所述总杂质量的一半以及所述多个第2柱的各杂质扩散层中的所述总杂质量的一半。
16.根据权利要求9所述的功率用半导体装置，其特征在于 在所述I个层内， 所述多个第I柱的所述各杂质扩散层和所述多个第2柱的所述各杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第I杂质补偿区域， 所述第3柱的所述杂质扩散层和所述第5柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第3杂质补偿区域， 所述第5柱的所述杂质扩散层和所述第4柱的所述杂质扩散层在所述第I方向上相互重叠的部分中，具有第I导电类型杂质和第2导电类型杂质混合存在的第6杂质补偿区域， 相比于所述第I杂质补偿区域在所述第I方向上的宽度，所述第3杂质补偿区域以及所述第6杂质补偿区域在所述第I方向上的宽度分别更宽。
全文摘要
本发明的实施方式的功率用半导体装置具备第1导电类型的第1半导体层、高电阻的外延层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、栅电极、第1电极、以及第2电极。高电阻的外延层具有第1柱区域和第2柱区域。第1柱区域具有交替排列的多个第1导电类型的第1柱和多个第2导电类型的第2柱。第2柱区域在第1柱区域侧的一端中具有第3柱，在另一端中具有第4柱。第3柱的实质的杂质量比第1柱的实质的杂质量以及第2柱的实质的杂质量还少，比第4柱的实质的杂质量还多。
文档编号H01L29/06GK103022127SQ20121006835
公开日2013年4月3日 申请日期2012年3月15日 优先权日2011年9月21日
发明者大田浩史, 角保人, 木村淑, 铃木纯二, 入船裕行, 斋藤涉 申请人:株式会社东芝