专利名称：用于半导体器件的栅极结构的制作方法
技术领域：
本发明涉及半导体制造，具体而言，涉及用于半导体器件的栅极结构及其制造方法。
背景技术：
集成电路(IC)工业已经历了迅速的增长。在IC的发展过程中，功能密度已普遍增加而部件尺寸却减小了。这种按比例减小工艺通常通过增加生产效率和降低相关成本来提供效益。这种按比例减小也增加了加工和制造IC的复杂度，并且，为了实现这些进步，需要对IC制造进行类似的开发。为了不断满足性能要求，一直期望用金属栅电极替换集成电路的一些多晶硅栅电极。实现金属栅极的一种工艺称为“后栅极(gate last)”或“替换栅极(!^placementgate)”方法。在这种工艺中，最初形成伪(例如牺牲)多晶硅栅极，实施与半导体器件相关的各种工艺，并且随后去除伪栅极并用金属栅极替换该伪栅极。随着部件尺寸的减小，还可以期望提供有效栅极长度较短的场效应晶体管(FET)。该较短的栅极长度可以增加晶体管的速度。然而，由于光刻的局限性，可能难以获得为较小尺寸的部件尺寸提供较短的栅极长度。半导体器件的特征和性能能够通过改变所使用的FET的尺寸(例如长度)来改变。例如，可以期望减小器件的有效栅极长度以增加FET的速度、减小FET的电流、和/或改变FET的其他参数。
发明内容
一方面，本发明提供了一种半导体制造方法，所述方法包括:在半导体衬底上形成层间介电(ILD)层，其 中，所述ILD层具有开口，所述开口由所述ILD层的第一侧壁限定；在所述ILD层的所述第一侧壁上形成间隔元件；以及之后，在邻近所述间隔元件的所述开口中形成栅极结构。在所述的方法中，形成所述间隔元件包括沉积介电材料的共形层，并且蚀刻所述介电材料以在所述ILD层的所述第一侧壁上形成所述间隔元件。在所述的方法中，所述蚀刻包括从自所述半导体衬底延伸的鳍片的所述侧壁去除所述介电材料。在所述的方法中，所述介电材料包括氧化硅、氮化硅、和氮氧化硅中的至少一种。所述的方法进一步包括:在形成所述ILD层之前形成伪栅极结构；以及去除所述伪栅极结构以在所述ILD层中形成所述开口。在所述的方法中，形成所述栅极结构包括形成金属栅电极。 在所述的方法中，形成所述栅极结构包括形成高-k介电层。在所述的方法中，形成所述栅极结构包括完全填充邻近所述间隔元件的所述开□。在所述的方法中，所述间隔元件形成在浅沟槽隔离结构上。
在所述的方法中，形成所述栅极结构包括形成与自所述半导体衬底延伸的鳍片的多个表面形成界面的所述栅极结构。所述的方法进一步包括:形成伪栅极结构，所述伪栅极结构包括伪介电层和伪栅电极；以及去除所述伪栅电极以形成所述开口 ；以及在形成所述栅极结构之前去除所述伪介电层的一部分，并且其中，形成所述间隔元件包括在所述伪介电层上形成所述间隔元件。另一方面，本发明提供了一种半导体器件，包括:衬底；层间介电(ILD)层，所述ILD层设置在所述衬底上；栅极结构，所述栅极结构形成在所述ILD层中的开口中，其中，所述栅极结构在顶部具有第一宽度以及在底部具有第二宽度，所述第一宽度大于所述第二宽度；以及间隔元件，所述间隔元件插入在所述ILD层和所述栅极结构之间。在所述的半导体器件中，所述ILD层包括基本上垂直于所述衬底的顶面的侧壁，并且其中，所述间隔元件邻接所述ILD层侧壁。在所述的半导体器件中，所述栅极结构的所述底部与自所述衬底延伸的鳍片形成界面。在所述的半导体器件中，所述栅极结构的所述底部与所述衬底的沟道区形成界面。在所述的半导体器件中，所述半导体器件是鳍型场效应晶体管器件。又一方面，本发明还提供了一种半导体器件，包括:衬底；多个鳍片，所述多个鳍片从所述衬底延伸；介电层，所述介电层邻近所述多个鳍片设置在所述衬底上；间隔元件，所述间隔元件设置在所述介电层的侧壁上，其中，所述侧壁基本上垂直于所述衬底的顶面；以及栅极结构，所述栅极结构设置在所述鳍片的上方并且与所述间隔元件具有界面。所述的半导体器件进一步包括:第二介电层，所述第二介电层设置在所述衬底上且位于所述间隔元件的下方。在所述的半导体器件中，所述第二介电层是栅极电介质。在所述的半导体器件中，所述间隔元件设置在浅沟槽隔离结构上。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据产业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或缩小。图1是示出了制造半导体器件的方法的实施例的流程图。图2至图7示出了根据图1的方法的在各个制造阶段的半导体器件200的实施例的截面图。图2a、图3a、图4a、图5a、图6a、和图7a提供了器件200的x轴或χ-切面视图。图2b、图3b、图4b、图5b、图6b、和图7b提供了器件200的y轴或y-切面视图。图5c提供了器件200的示例性透视图。
具体实施例方式应当了解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。再者，在下面的描述中第一部件在第二部件的上方或在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介入第一和第二部件中的额外的部件，使得第一和第二部件可以不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制各种部件。图1示出了根据本发明的一个或多个方面的半导体制造方法100的流程图。方法100可以实施用于减小场效应晶体管(FET)的栅极的有效栅极长度。在实施例中，方法100可以实施用于减小多栅极鳍型晶体管(mult1-gate fin-type transistor)或finFET器件的有效栅极长度。在实施例中，该方法100可以实施用于减小平面晶体管的有效栅极长度。然而，人们可以认识到可以从该方法获益的其他器件类型。图2至图7是根据图1的方法100制造的半导体器件200的实施例的横截面图(图5c是代表性透视图)。应当理解，图2至图7以及器件200都仅仅是代表性的，而不是限制性的。应该进一步理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程部件的步骤，并因此在本文中仅对其进行简要描述。可以在方法100之前、之后或/或过程中实施额外的步骤。类似地，人们可以认识到可以从本文所述的方法获益的器件的其他部分(例如除了栅极结构之外)。类似地，尽管下文中的示例性器件被示出为改变有效栅极长度，但也可以类似地改变FET的栅极结构或部件的另一方面，如栅极宽度，但其仅作为一个实例。也可以理解，半导体器件200的部分可以通过CMOS技术来制造，并且因此一些工艺在本文中仅做简要地描述。而且，半导体器件200可以包括各种其他器件和部件，诸如另外的晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但为了更好地理解本发明的发明构思而将其简化。半导体器件200可以包括多个互连的器件。方法100开始于框102，在框102中，提供衬底。该衬底可以是硅衬底。可选地，该衬底可以包含另一元素半导体，诸如锗；化合物半导体，包括碳化娃、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP ;或它们的组合。在又一个可选实施例中，衬底是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底可以包括掺杂的外延层、梯度半导体层、和/或位于另一不同类型的半导体层上面的半导体层，诸如硅锗层上硅层。衬底可以包括掺杂区，诸如P-阱和η-讲。半导体衬底可以包括在衬底上形成的用于隔离衬底的区域的隔离结构。该隔离结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他适合的绝缘材料形成。该隔离结构可以是浅沟槽隔离(STI)部件、局部氧化(例如，L0C0S)、和/或其他适合的隔离结构。在实施例中，隔离结构为STI部件并且通过在衬底中蚀刻沟槽来形成。然后可以用隔离材料填充该沟槽，接着进行化学机械抛光(CMP)。在实施例中，可以在隔离(例如，STI)部件之间形成凸出的元件(也被称为鳍片)。鳍片可以提供其中形成有一个或多个器件的有源区。在实施例中，在鳍片中形成晶体管器件的沟道。相关的晶体管可以是finFET器件。鳍片可以包含硅或另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInPjP / 或 GaInAsP ;或它们的组合。鳍片可以利用适合的工艺(包括光刻和蚀刻工艺)来制造。光刻工艺可以包括在衬底上方(例如在硅层上)形成光刻胶层(抗蚀剂层)，使抗蚀剂层曝光形成图案，实施曝光后烘烤工艺，以及使抗蚀剂层显影以形成包括抗蚀剂层的掩模元件。然后该掩模元件可以用于保护衬底的区域，同时蚀刻工艺在硅层中形成凹槽，留下延伸的鳍片。可以利用反应离子蚀刻(RIE)和/或其他适合的工艺蚀刻凹槽。在衬底上形成鳍片的方法的众多其他实施例也可以是适合的。在实施例中，鳍片的宽度为约10纳米(nm)且高度处于约IOnm至60nm之间。然而，应该理解，对于鳍片可以使用其他尺寸。在实施例中，鳍片包含硅。鳍片可以是利用η-型和/或P-型掺杂剂掺杂的。鳍片和/或用于图案化鳍片或邻近STI区域的层可以已经历过本领域已知的一个或多个修整工艺(trimming process)。参考图2a和图2b的实例，示出了具有衬底202的半导体器件200。衬底202包括隔离(例如STI)区204和从衬底202延伸的多个鳍片206。尽管在器件200的实例中示出的是finFET器件，但在本申请中，方法100并不限于任何具体的器件类型。例如，相同的方法可以应用于例如在替换栅极工艺期间形成平面型晶体管。然后方法100进行至框104，其中在衬底上形成伪栅极结构(也被称为牺牲栅极结构)。在实施例中，在(一个或多个)鳍片结构上以及在鳍片结构周围形成伪栅极结构。伪栅极结构可以包括栅极电介质和/或伪栅电极。在实施例中，栅极介电层为二氧化硅。二氧化硅可以是热生长的氧化物。伪栅电极可以包括多晶硅或非晶硅栅电极和/或其他适合的层。栅电极可以通过沉积多晶硅(或非晶硅)层来形成。然后可以使该多晶硅(或非晶硅)层图案化并蚀刻成一个或多个多晶硅栅电极。在实施例中，在衬底上形成随后并不去除的栅极介电层。这可以利用先HK栅极替换方法来实现。在这样的实施例中，栅极电介质可以是高_k介电材料。高_k介电层可以包括氧化铪(HfO2)。可选地，高-k介电层可以任选地包括其他高_k电介质，诸如Ti02、HfZrO、Ta2O2、HfSiO4、ZrO2、ZrSiO2、它们的组合、或其他适合的材料。高_k介电层可以通过原子层沉积(ALD)和/或其他适合的方法来形成。在其他实施例中，在框104中形成的栅极介电层是如下文参考框114所述随后从衬底去除的牺牲层。再次参考图2a和图2b的实例，将伪栅极结构208设置在衬底202上。该伪栅极结构208包括伪栅电极210和栅极电介质212。在示例性器件200中，栅极介电层212为牺牲层；然而，如上文所述，其他实施例也是可能的。在仍进一步的加工中，在形成伪栅极结构之后，也可以在衬底上形成源极/漏极区。源极/漏极区可以通过工艺(诸如离子注入(例如鳍片或平面衬底区的部分的离子注入)、热扩散、外延生长、和/或其他适合的工艺)来形成。在实施例中，源极/漏极区包括在鳍片上和/或在鳍片周围形成的外延区。在实施例中，源极/漏极区在鳍片上和/或在鳍片的端部周围形成。参考图2a的实例，示出了源极/漏极区214。然后，方法100进行至框106，其中在衬底上形成介电层。介电层可以是层间介电(ILD)层。ILD层可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂沉积(spin-on deposition)、物理汽相沉积(PVD或派射)、或其他适合的方法来形成。该ILD层可以包括氧化硅、氮氧化硅、低_k材料、和/或其他适合的电介质。该ILD层可以在伪栅极结构上以及在伪栅极结构周围形成。ILD层可以共形地(conformably)沉积在衬底上并且实施化学机械抛光(CMP)工艺以使材料平坦化。如上文中参考框104描述的伪栅极结构可以作为CMP工艺的平坦化停止件起作用。换言之，CMP工艺可以在暴露出伪栅极结构的顶面时停止。参见图2a和图2b的实例，介电ILD层216设置在衬底202上。如所示出的ILD层216可以是在一个或多个CMP工艺之后形成的。然后，方法100进行至框108，其中，去除伪栅极结构。去除伪栅极结构提供了 ILD层的开口。去除伪(牺牲)结构实现了将在其内形成金属栅极的开口，如在替换栅极工艺中通常实施的。伪栅极结构去除可以包括去除伪栅电极和/或伪栅极介电层。可以通过蚀刻液(诸如，例如ΝΗ40Η、稀HF、和/或其他适合的蚀刻剂)来去除伪栅极结构。在可选实施例中，可以通过适合的干法蚀刻工艺去除牺牲栅极结构。示例蚀刻剂包括基于氟和/或氯的蚀刻剂。在实施例中，去除伪栅电极而栅极电介质(例如氧化物)仍保留在衬底上。现在参考图3a和图3b的实例，伪栅极结构208 (图2a和图2b)已被去除并形成开口 302。开口 302由ILD层216的侧壁限定。介电层212仍保留在衬底202上，包括保留在鳍片206上。然后，方法100进行至框110，其中在衬底上形成间隔材料层。在实施例中，间隔材料层可以是共形层。间隔材料层的厚度可以在约I纳米(nm)至约3纳米(nm)之间。在其他实施例中，间隔材料层的厚度可以大于约3nm。间隔材料层的厚度可以起到限定相关器件的有效栅极尺寸(例如长度)的减小(或修整)量的作用。例如，间隔材料层越厚，栅极尺寸的减小就越多(例如，更小的栅极长度)。间隔材料层可以包括氮化硅、氧化硅、氮氧化娃、和/或其他适合的介电材料。参见图4a和图4b的实例，在衬底上设置间隔材料层402。该间隔材料层402可以
是共形层。然后，方法100进行至框112，其中，蚀刻间隔材料层从而在介电(ILD)层中的开口的(一个或多个)侧壁上形成(一个或多个)间隔元件。蚀刻工艺可以去除鳍片之间以及ILD层顶面上的间隔材料层。在实施例中，蚀刻工艺在间隔材料层和衬底上剩余的层之间具有高选择性。蚀刻工艺可以包括干法蚀刻工艺或等离子体蚀刻工艺。可以从设置在衬底上的鳍片的侧壁完全去除间隔材料层。参考图5a、图5b和图5c的实例，已蚀刻了间隔材料层402 (图4a、图4b)以形成间隔元件502。间隔元件502形成在ILD层216的侧壁上。例如，间隔元件502形成在限定开口 302的ILD层216的侧壁上。间隔元件502由于蚀刻效应(例如各向异性蚀刻工艺)使得其在底部(例如更靠近衬底)比在顶部具有更大的宽度。注意到，图5a中所示出的间隔元件502的部分502a与图5a中所示出的器件200的X-切面并不共面，而是形成在恰好从如图5C所述的器件200中所示出的切面偏移(例如，在z方向上)的ILD层216上。然后，方法100进行至框114，其中，去除栅极介电层。在实施例中，省略了框114。可以利用与间隔元件相比对栅极介电层具有选择性的蚀刻工艺(湿法蚀刻、干法蚀刻、等离子体蚀刻等)来去除栅极介电层。去除栅极介电层可以暴露出(一个或多个)鳍片的顶面。注意到，栅极介电层仍可以保留在间隔元件下方的衬底上。参考图6a和图6b的实例，从鳍片的顶面去除栅极介电层212。如前文中所论述的，在其他实施例中，栅极介电层212可以保留在衬底上。例如，栅极介电层212可以保留在衬底和/或鳍片的沟道区上，并作为用于下文所述的栅极结构702的栅极电介质起作用。然后，方法100进行至框116，其中，在通过去除伪栅极结构提供的开口中形成栅极结构。栅极结构可以包括金属栅电极。金属栅极结构可以包括(一个或多个)界面层、(一个或多个)栅极介电层、(一个或多个)功函数层、(一个或多个)填充金属层和/或用于金属栅极结构的其他适合材料。在其他实施例中，金属栅极结构可以进一步包括保护层、蚀刻停止层、和/或其他适合的材料。界面层可以包括介电材料，诸如氧化硅层(SiO2)或氮氧化硅(SiON)。界面介电层可以通过化学氧化、热氧化、原子层沉积(ALD)、00)、和/或其他适合的电介质形成。栅极介电层可以包括二氧化硅或其他适合的电介质。在实施例中，栅极电介质是高_k介电层。(如上文所注意到的，在可选实施例中，方法100可以包括先栅极电介质工艺，在该工艺中在伪栅电极下方形成的栅极电介质并未被去除。)高-k介电层可以包括氧化铪(HfO2)。可选地，高_k介电层可以任选地包括其他高-k电介质，诸如Ti02、HfZr0、Ta203、HfSi04、Zr02、ZrSi02、它们的组合、和/或其他适合的材料。栅极介电层可以通过原子层沉积( ALD)、化学汽相沉积(CVD)、物理汽相沉积、和/或其他适合的方法来形成。示例性？-型功函数金属包括11队了&队1 11、]\10、41、1队26丨2、]\105丨2、了&5丨2、附512、WN、其他适合的p-型功函数材料、或它们的组合。示例性η-型功函数金属包括T 1、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适合的η-型功函数金属、或它们的组合。功函数值与功函数层的材料组成有关，并因此选择第一功函数层的材料以调整其功函数值，从而使得在待在相应的区域中形成的器件中达到所需的阈值电压Vt。可以通过CVD、PVDjP/或其他适合的工艺沉积(一个或多个)功函数层。填充金属层可以包括A1、W、或Cu、和/或其他适合的材料。填充金属可以通过CVD、PVD、电镀、和/或其他适合的工艺形成。填充金属可以沉积在(一个或多个)功函数金属层上方，并从而填充通过去除伪栅极结构而形成的沟槽或开口的剩余部分。在形成栅极结构的过程中可以实施一个或多个CMP工艺。参考图7a和图7b的实例，在开口 302中形成栅极结构702。栅极结构702包括栅极介电层704、功函数层706、和填充层708，然而，也可以包括众多其他层。栅极结构702可以包括金属栅电极，并被称为金属栅极结构。注意到，间隔元件502提供了其中形成有栅极结构702的开口 302的改进轮廓。通过提供楔形(tapered)侧壁，可以改善栅极结构702的一层或多层的间隙填充。这例如可以减少栅极结构702中空隙的可能性。还注意到，与最初形成的开口 302的尺寸L2相比，栅极的尺寸LI减小了。因此，在实施例中，器件200和/或方法100提供了减小栅极结构的有效尺寸的方法和器件。在实施例中，LI提供了与器件200有关的有效栅极长度。总之，本文中所公开的方法和器件提供了半导体器件及其制造方法。在此情况下，本发明提供了优于现有技术器件的若干优点。本发明的某些实施例的优点包括减小的栅极尺寸，诸如栅极长度，其可以起到改善器件性能的作用。某些实施例的其他优点包括由于其中形成有替换栅极的开口的改进轮廓引起改进的替换栅极(例如金属栅极，诸如栅极结构702)沉积工艺。可以理解，本文中所公开的不同实施例提供了不同的公开内容，并且它们在本文中可以做各种变化、替换和改变而不背离本发明的精神和范围。例如，本文中所公开的某些实施例示出了形成finFET器件的栅极结构；然而，包括关于平面型器件的尺寸减小以及利用替换栅极方法制造平面型晶体管的方法的其他实施例也是可能的。例如，栅极可以形成在提供了器件的沟道区的衬底的平面区上。在实施例中，本文中描述的方法和器件可以起到调整衬底上的一个或多个晶体管的器件性能的作用。在实施例中，可以在单个衬底上的不同器件上形成具有不同宽度的不同间隔元件，因此提供了单独调整衬底上器件或所得器件的性能的方式。例如，间隔元件的不同宽度可以提供在单个衬底上的不同变化的栅极尺寸。因此，提供了一种半导体制造方法。该方法包括在半导体衬底上形成层间介电(ILD)层。该ILD层具有由ILD层的侧壁限定的开口。在该ILD层的侧壁上形成间隔元件。开口中的栅极结构邻近间隔元件。在实施例中，侧壁间隔件使得开口的尺寸(例如长度)减小，并因此使得在开口中形成的栅极结构的尺寸减小。因此，开口的底部(例如邻近衬底)可以小于开口的相对顶部。在另一实施例中，描述了一种半导体器件。该器件包括衬底、在衬底上设置的层间介电(ILD)层、以及在ILD层中的开口中形成的栅极结构。该栅极结构在顶部具有第一宽度以及在底部具有第二宽度。第一宽度大于第二宽度。间隔元件插入ILD层和栅极结构之间。间隔元件可以实现栅极结构的宽度减小。半导体器件可以是晶体管，诸如平面晶体管或finFET器件。半导体器件可以利用替换栅极方法来形成。在又一实施例中，一种半导体器件包括衬底，该衬底具有从衬底延伸的多个鳍片。介电层邻近多个鳍片设置在衬底上。间隔元件设置在介电层的侧壁上。栅极结构设置在鳍片的上方并与间隔元件具有界面。在实施例中，第二介电层设置在衬底上并且位于间隔元件下方。第二介电层可以是在替换栅极方法中作为伪栅极结构的一部分形成的伪氧化物层的一部分。
权利要求
1.一种半导体制造方法，包括: 在半导体衬底上形成层间介电(ILD)层，其中，所述ILD层具有开口，所述开口由所述ILD层的第一侧壁限定； 在所述ILD层的所述第一侧壁上形成间隔元件；以及 之后，在邻近所述间隔元件的所述开口中形成栅极结构。
2.根据权利要求1所述的方法，其中，形成所述间隔元件包括沉积介电材料的共形层，并且蚀刻所述介电材料以在所述ILD层的所述第一侧壁上形成所述间隔元件。
3.根据权利要求1所述的方法，进一步包括: 在形成所述ILD层之前形成伪栅极结构；以及 去除所述伪栅极结构以在所述ILD层中形成所述开口。
4.根据权利要求1所述的方法，其中，形成所述栅极结构包括形成金属栅电极。
5.根据权利要求1所述的方法，其中，形成所述栅极结构包括完全填充邻近所述间隔元件的所述开口。
6.根据权利要求1所述的方法，其中，所述间隔元件形成在浅沟槽隔离结构上。
7.根据权利要求1所述的方法，其中，形成所述栅极结构包括形成与自所述半导体衬底延伸的鳍片的多个表面形成界面的所述栅极结构。
8.根据权利要求1所述的方法，进一步包括: 形成伪栅极结构，所述伪栅极结构包括伪介电层和伪栅电极；以及 去除所述伪栅电极以形成所述开口 ；以及 在形成所述栅极结构之前去除所述伪介电层的一部分，并且其中，形成所述间隔元件包括在所述伪介电层上形成所述间隔元件。
9.一种半导体器件，包括: 衬底； 层间介电(ILD)层，设置在所述衬底上； 栅极结构，形成在所述ILD层中的开口中，其中，所述栅极结构在顶部具有第一宽度以及在底部具有第二宽度，所述第一宽度大于所述第二宽度；以及间隔元件，插入在所述ILD层和所述栅极结构之间。
10.一种半导体器件，包括: 衬底； 多个鳍片，从所述衬底延伸； 介电层，邻近所述多个鳍片设置在所述衬底上； 间隔元件，设置在所述介电层的侧壁上，其中，所述侧壁基本上垂直于所述衬底的顶面；以及 栅极结构，设置在所述鳍片的上方并且与所述间隔元件具有界面。
全文摘要
本发明提供了一种半导体制造方法，该方法包括在半导体衬底上形成层间介电(ILD)层。ILD层具有由该ILD层的侧壁限定的开口。在该ILD层的侧壁上形成间隔元件。在邻近该间隔元件的开口中形成栅极结构。在实施例中，该侧壁间隔件还用于减小在开口中形成的栅极结构的尺寸(例如，长度)。本发明提供了用于半导体器件的栅极结构。
文档编号H01L21/283GK103177951SQ20121007498
公开日2013年6月26日 申请日期2012年3月20日 优先权日2011年12月22日
发明者巫凯雄, 简珮珊, 李泳达, 杨建勋 申请人:台湾积体电路制造股份有限公司