Nmos金属栅电极的制作方法
【专利摘要】本发明公开了一种NMOS金属栅电极的制作方法：在半导体衬底表面形成栅极结构，栅极结构包括位于多晶硅替代栅极下方与半导体衬底接触的高介电常数栅氧化层和位于多晶硅替代栅极两侧的侧壁层；在栅极结构两侧的半导体衬底上进行N型掺杂形成源区和漏区；沉积层间介质层，所述层间介质层覆盖半导体衬底表面和栅极结构，对所述层间介质层进行化学机械研磨至显露出多晶硅替代栅极；去除预定部分多晶硅替代栅极，并在剩余多晶硅替代栅极表面外延形成具有压应力的锗化硅层，将横向张应力传递至源区和漏区之间的沟道区；去除剩余多晶硅替代栅极和外延形成的具有压应力的锗化硅层，在多晶硅替代栅极的位置沉积形成金属栅电极。从而准确对沟道施加应力。
【专利说明】NMOS金属栅电极的制作方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，特别涉及一种NMOS金属栅电极的制作方法。
【背景技术】
[0002]目前，在制造半导体器件时，可使用氮化硅在晶体管沟道中引发应力，从而调节沟道中载流子迁移率。对于NMOS器件来说，需要在NMOS结构上沉积具有张应力(tensilestress)的氮化娃层。
[0003]现有技术中NMOS金属栅电极的制作方法，结合其具体剖面结构示意图，图1a至图1e进行说明。
[0004]请参阅图la，在半导体衬底100表面形成栅极结构，所述栅极结构包括位于多晶硅替代栅极101下方与半导体衬底接触的高介电常数栅氧化层102和位于多晶硅替代栅极101两侧的侧壁层103。
[0005]具体的，在半导体衬底上依次沉积具有高介电常数的栅氧化层和多晶硅层。高介电常数栅氧化层可以为铪硅酸盐、铪硅氧氮化合物、铪氧化物等，介电常数一般都大于15 ；
[0006]然后对多晶硅层进行刻蚀，形成多晶硅替代栅极101 ；
[0007]接下来在多晶硅替代栅极两侧形成侧壁层103，具体为:可以通过化学气相沉积(CVD)方法在多晶硅替代栅极表面及半导体衬底表面淀积一层氧化硅，然后刻蚀形成侧壁层103，厚度约为几十纳米。
[0008]请参阅图lb，在栅极结构两侧的半导体衬底100上进行N型掺杂形成源区和漏区104。
[0009]其中，NMOS器件用电子作为多数载流子，所以NMOS器件的源区和漏区为N型，注入的离子为磷或砷。
[0010]请参阅图1c,在上述结构的表面依次沉积具有tensile stress的氮化娃层105和层间介质层106。
[0011]其中，具有tensile stress的氮化娃层105覆盖源区和漏区,然后间接将横向张应力施加在源区和漏区之间的沟道中。
[0012]请参阅图1d,对氮化娃层105和层间介质层106进行化学机械研磨至显露出多晶硅替代栅极101。
[0013]请参阅图le，去除多晶硅替代栅极101，在多晶硅替代栅极的位置沉积形成金属栅电极107。
[0014]沉积时金属栅电极材料还会覆盖层间介质层106的表面,然后通过CMP,对层间介质层106表面上的金属栅电极材料进行抛光，最终形成金属栅电极107。其中，作为金属栅电极的材料可以为钛(Ti )、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)中的任意两种或者三种的组合。
[0015]现有技术中调节NMOS沟道中载流子迁移率，是通过具有张应力(tensilestress)的氮化硅层将张应力施加在源区和漏区上，然后间接将横向张应力施加在沟道中，因此施加应力的效果比较差，无法准确达到器件沟道对应力的要求。
【发明内容】
[0016]有鉴于此，本发明解决的技术问题是:准确对沟道施加应力。
[0017]为解决上述技术问题，本发明的技术方案具体是这样实现的:
[0018]本发明公开了一种NMOS金属栅电极的制作方法,该方法包括:
[0019]在半导体衬底表面形成栅极结构，所述栅极结构包括位于多晶硅替代栅极下方与半导体衬底接触的高介电常数栅氧化层和位于多晶硅替代栅极两侧的侧壁层；
[0020]在栅极结构两侧的半导体衬底上进行N型掺杂形成源区和漏区；
[0021]沉积层间介质层，所述层间介质层覆盖半导体衬底表面和栅极结构，对所述层间介质层进行化学机械研磨至显露出多晶硅替代栅极；
[0022]去除预定部分多晶硅替代栅极，并在剩余多晶硅替代栅极表面外延形成具有压应力的锗化硅层，将横向张应力传递至源区和漏区之间的沟道区域；
[0023]去除剩余多晶硅替代栅极和外延形成的具有压应力的锗化硅层，在多晶硅替代栅极的位置沉积形成金属栅电极。
[0024]剩余多晶硅替代栅极的厚度不大于整个多晶硅替代栅极厚度的1/2。
[0025]在外延形成具有压应力的锗化硅层之后，该方法进一步包括对所述锗化硅层进行退火处理，或者紫外光固化UV cure,或者微波处理的步骤。
[0026]由上述的技术方案可见，本发明的方法在制作NMOS金属栅电极时，直接将压应力施加在沟道的正上方，并通过晶格错配扩充底部侧壁，从而对沟道产生横向张应力，调节沟道中载流子迁移率，与现有技术相比，调节应力更加准确。
【专利附图】
【附图说明】
[0027]图1a至图1e为现有技术NMOS金属栅电极的具体制作过程的结构示意图。
[0028]图2为本发明NMOS金属栅电极制作方法的流程示意图。
[0029]图3a至图3e为本发明NMOS金属栅电极的具体制作过程的结构示意图。
【具体实施方式】
[0030]为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。
[0031]本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
[0032]本发明NMOS金属栅电极制作方法的流程图如图2所示，下面结合图3a至图3e进行详细说明，其包括以下步骤:
[0033]步骤21、请参阅图3a，在半导体衬底100表面形成栅极结构，所述栅极结构包括位于多晶硅替代栅极101下方与半导体衬底100接触的高介电常数栅氧化层102和位于多晶硅替代栅极两侧的侧壁层103 ；[0034]具体的，在半导体衬底上依次沉积具有高介电常数的栅氧化层和多晶硅层。高介电常数栅氧化层可以为铪硅酸盐、铪硅氧氮化合物、铪氧化物等，介电常数一般都大于15 ；
[0035]然后对多晶硅层进行刻蚀，形成多晶硅替代栅极101 ；
[0036]接下来在多晶硅替代栅极两侧形成侧壁层103，具体为:可以通过化学气相沉积(CVD)方法在多晶硅替代栅极表面及半导体衬底表面淀积一层氧化硅，然后刻蚀形成侧壁层103，厚度约为几十纳米。
[0037]步骤22、请参阅图3b，在栅极结构两侧的半导体衬底100上进行N型掺杂形成源区和漏区104 ；
[0038]其中，NMOS器件用电子作为多数载流子，所以NMOS器件的源区和漏区为N型，注入的离子为磷或砷。
[0039]步骤23、请参阅图3c，沉积层间介质层300，所述层间介质层覆盖半导体衬底表面和栅极结构，对所述层间介质层进行化学机械研磨至显露出多晶硅替代栅极101 ；
[0040]步骤24、请参阅图3d，去除预定部分多晶硅替代栅极，并在剩余多晶硅替代栅极101’表面外延形成具有压应力(compressive stress)的锗化娃层301,将横向张应力传递至源区和漏区之间的沟道区域；
[0041]其中，剩余多晶硅替代栅极的厚度不大于整个多晶硅替代栅极厚度的1/2，只要能够在其上外延生长锗化硅层301即可。
[0042]锗化硅层301中锗的原子半径大于硅，因此在体积上会膨胀，挤压侧壁和底部，这样自然会对沟道产生向下的压应力，以及横向的张应力，其中横向的张应力是NMOS沟道获益的主要因素。由于后续将去除剩余多晶硅替代栅极101’和外延形成的具有压应力的锗化硅层301，所以外延形成具有压应力的锗化硅层301的高度不限定，只要能够对沟道施加横向张应力，高度可以根据器件对压应力的要求进行调节。
[0043]步骤25、请参阅图3e，去除剩余多晶硅替代栅极101’和外延形成的具有压应力的锗化硅层301，在多晶硅替代栅极的位置沉积形成金属栅电极107。
[0044]沉积时金属栅电极材料还会覆盖层间介质层300的表面，然后通过CMP，对层间介质层300表面上的金属栅电极材料进行抛光，最终形成金属栅电极107。其中，作为金属栅电极的材料可以为钛(Ti )、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)中的任意两种或者三种的组合。
[0045]进一步地，为了优化外延形成的具有压应力的锗化硅层301对沟道施加应力的效果，还可以对所述锗化硅层进行退火处理，或者紫外光固化(UV cure)，或者微波处理的步骤。一般地，在化学沉积设备中都设置有紫外光照射装置，而且本发明所发出的紫外光也不限于化学沉积设备，只要紫外光固化所采用的紫外光波长范围达到200?400纳米即可。
[0046]步骤24是本发明的关键，其中，在剩余多晶硅替代栅极101’表面外延形成具有压应力的锗化硅层301，这层具有压应力的锗化硅层301恰好位于沟道区域的上方，所以将该压应力产生的部分横向张应力传递至源区和漏区之间的沟道区域后，再将这层具有压应力的锗化硅层301去除即可。综上，采用本发明的方法，能够直接从沟道正上方将横向张应力施加在沟道中，从而准确对沟道施加应力。
[0047]以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种NMOS金属栅电极的制作方法,该方法包括: 在半导体衬底表面形成栅极结构，所述栅极结构包括位于多晶硅替代栅极下方与半导体衬底接触的高介电常数栅氧化层和位于多晶硅替代栅极两侧的侧壁层； 在栅极结构两侧的半导体衬底上进行N型掺杂形成源区和漏区； 沉积层间介质层，所述层间介质层覆盖半导体衬底表面和栅极结构，对所述层间介质层进行化学机械研磨至显露出多晶硅替代栅极； 去除预定部分多晶硅替代栅极，并在剩余多晶硅替代栅极表面外延形成具有压应力compressive stress的锗化娃层,将横向张应力传递至源区和漏区之间的沟道区域； 去除剩余多晶硅替代栅极和外延形成的具有压应力的锗化硅层，在多晶硅替代栅极的位置沉积形成金属栅电极。
2.如权利要求1所述的方法，其特征在于，剩余多晶硅替代栅极的厚度不大于整个多晶硅替代栅极厚度的1/2。
3.如权利要求1所述的方法，其特征在于，在外延形成具有压应力的锗化娃层之后，该方法进一步包括对所述锗化硅层进行退火处理，或者紫外光固化UV cure,或者微波处理的步骤。
【文档编号】H01L21/28GK103489765SQ201210189781
【公开日】2014年1月1日 申请日期:2012年6月11日 优先权日:2012年6月11日
【发明者】张彬 申请人:中芯国际集成电路制造(上海)有限公司