一种槽型半导体功率器件的制造方法

专利名称：一种槽型半导体功率器件的制造方法
技术领域：
本发明涉及半导体功率器件技术领域，确切地说涉及一种具有延伸介质槽和槽栅结构的低功耗半导体功率器件的制造方法。
背景技术：
功率MOSFET是多子导电型器件，具有输入阻抗高、频率高、导通电阻具有正温度系数等诸多优点。这些优点使其在功率电子领域得到了广泛应用，大大提高了电子系统的 效率。器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，导致器件的导通电阻(及供)增加，开态功耗增大。器件导通电阻兄《与
击穿电压BV存在如下关系即Lur25。随着制造工艺的进步，硅片上元胞密度做越来越大，常规的平面栅VDMOS的比导通电阻下降受JFET (Junction field effect transistor)效应的限制已经达到极限。由于UMOS (U-type trench MOS, U型沟槽M0S)具有无JFET效应及高沟道密度的优势，随着工艺的进步，其比导通电阻可以做的很小。但即使采用的UMOS结构，当在高压大电流应用时，由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。在美国专利US patent 521627, 1993, semiconductor power devices withalternation conductivity type high-voltage breakdown regions [具有交替导电类型高耐压区的半导体功率器件，提出在纵向功率器件(尤其是纵向M0SFET)中采用交替的P柱区和N柱区作为漂移区的思想，并称其为“复合缓冲层”。1997 年 Tatsuhiko 等人(theory of semiconductor super junction devices,Japanese Journal of Applied Physics, 199半导体超结器件理论，日本应用物理学报)提出了“超结理论”。此后“超结”(superjunction，SJ)这一概念被众多器件研究者所引用。将超结引入功率VDM0S，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDM0S，其工艺实现的难度较大。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越长，常规“超结”结构是采用多次外延、多次注入工艺形成外延层200X和离子注入区域300X (X代表外延或者离子注入的序数)，如图I (a);然后经过退火工艺形成第一导电类型的半导体漂移区2’和第二导电类型的半导体漂移区3’，见图I (b)所示。随着VDMOS器件耐压的提供，制作长P柱区和N柱区时外延和注入的次数很多，工艺难度很大，成本高；而且采用多次外延、多次注入以及退火，难以形成高浓度的窄P型或N型柱，因而限制了器件导通电阻的进一步降低；其次，器件的体二极管反向恢复变硬等，而且在大电流应用时候会有可靠性下降以及由于横向PN结耗尽层扩大造成的导通电阻下降等问题。
美国专利US7, 230，310B2, (method of manufacturing semiconductor devicehaving composite buffer layer,具有复合缓冲层的半导体器件的制造方法2007)中采用刻槽并键合的方式形成超结结构，但对于刻槽的精度要求很高，工艺难度较大。文献(Yoshiyuki Hattori, Takashi Suzuki, Masato Kodama, Eiko Hayashii,and Tsutomu Uesugi, Shallow angle implantation for extended trench gate powerMOSFETs with super junction structure,在具有延伸槽栅的超结功率MOSFET中的小倾角注入ISPSD，2001)提出了一种利用小倾角注入形成的槽栅超结VDMOS结构，在一定程度上降低了工艺成本。而且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在要求低功耗功率电子领域具有很好的应用前景。但是这种工艺中注入离子穿透槽侧壁的氧化层，故需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，耐压也做不高。文献(Shoichi Yamauchi, Takumi Shibata, Shoji Nogami, TomonoriYamaoka, Yoshiyuki Hattori and Hitoshi Yamaguchi,200V Super Junction MOSFET Fabricated by High Aspect Ratio Trench Filling通过对高深宽比的槽填充制造 200V超结MOSFETISPSD, 2006)提出了一种利用刻槽填充形成的槽栅超结VDMOS结构，在一定程度上降低了工艺难度。而且由于这种工艺的特点，P柱区或N柱区的浓度可以做到更均匀并且掺杂很致密，在要求低功耗功率电子领域具有很好的应用前景。中国专利CN 101267000A，(王彩琳，孙军，氧化物填充的延伸沟槽栅超结MOSFET及其制造方法)和学位论文(孙军，[SJ MOSFET特性分析与设计2008)公开图2所示半导体器件结构及其制造工艺。该结构槽栅下的介质为微电子工艺中常用的SiO2介质,其工艺过程及其制造按照以下关键步骤(I)在半导体衬底上外延生长形成第一导电类型的漂移区、外延或离子注入形成体区、离子注入形成体接触区以及源区；(2)刻蚀第一导电类型的漂移区直至半导体衬底，形成第一沟槽；(3)利用小倾角离子注入将第一沟槽的两内侧壁形成窄且杂质浓度较高的第二导电类型半导体区域，从而在槽两侧形成超结。经以上工艺后形成如图3所示的剖面。(4)在第一沟槽内填充并平坦化二氧化硅；(5)刻蚀二氧化硅形成第二沟槽，在第二沟槽内制作槽栅。该制造工艺在形成有源区(含体区、体接触区以及源区)后再进行小倾角离子注入、第一沟槽的填充和平坦化以及槽栅形成工艺顺序(如图3所示)具有以下主要缺点(I)第一沟槽的介质填充和平坦化、槽栅制作以及平坦化将影响已形成的有源区(体区、体接触区以及源区)；(2)为了确保小倾角注入的离子覆盖槽两侧壁有源层以下所有的区域，且不覆盖槽两侧壁的有源层，用于离子注入的掩模(图3中标号3)制作要求高，注入角度需精确控制，增加了工艺难度；(3)器件耐压越高，延伸沟槽越深，注入难度越大，工艺容差越小；(4)在采用小倾角注入时，散射严重，有大量杂质的掺杂到槽底部或槽相反的侧壁，导致浓度分布不均匀，影响器件的性能；(5)小倾角注入时，不仅对于角度控制要精确同时采用的能量要求控制也要准确否则会是掺杂不均匀(6)工艺上难以准确控制延伸沟槽内二氧化硅的高度。一方面，槽栅在纵向必须跨越体区(即延伸沟槽内氧化物的上表面不能高于体区的下表面)；另一方面，槽栅与漂移区交迭越长，栅-漏电容越大，且器件耐压随延伸沟槽内二氧化硅高度的减小而降低，故工艺上需准确控制延伸沟槽内二氧化硅的高度以确保器件电学性能
发明内容
为解决上述技术问题，本发明提出了一种槽型半导体功率器件的制造方法，采用本发明，一方面，能够解决现有技术中第一沟槽的介质填充和平坦化、槽栅制作以及平坦化会影响已形成的体区、体接触区和有源区的技术问题；另一方面，能够解决现有技术中所存在的用于离子注入的掩模制作要求高，注入角度需精确控制，增加了工艺难度的技术问题；再一方面，能够解决现有技术中需要采用多次外延、多次注入的方式形成超结过程带来的晶格缺陷；还一方面，避免采用小倾角注入对于掺杂浓度分布不均匀影响；最后一方面，能够解决现有技术中不能确 保槽栅底部与体区下界面平齐或低于体区下界面的技术问题。本发明是通过采用下述技术方案实现的
一种槽型半导体功率器件的制造方法，其特征在于包括如下步骤
a、在半导体衬底上外延形成第一半导体区；
b、在所述第一半导体区顶部热氧化生长氧化层，再淀积Si3N4，并进行光刻；再从顶部局部刻蚀所述的第一半导体区直至所述半导体衬底，形成槽，再去除光刻胶；
C、采用各向异性外延生长技术对所述槽进行填充，使其形成第二半导体区；
d、采用化学机械平坦化，对所述第二半导体区进行平坦化，直到露出第一半导体区顶部的Si3N4为止；之后进行精细平坦化，使所述第一半导体区和第二半导体区顶部平齐；随后在所述第一半导体区和第二半导体区顶部热氧化生长氧化层，再淀积Si3N4,并进行光刻；再从顶部局部刻蚀所述的第二半导体区直至所述半导体衬底，形成第一沟槽，且第一沟槽两侧留下等宽度的第二半导体区，所述第二半导体区与第一半导体区构成器件的漂移区，并再去除光刻胶；
e、采用热氧化法在第一沟槽两侧壁形成氧化层，并用湿法刻蚀去除该氧化层，以去除第一沟槽两侧壁损伤；再用热氧化在所述第一沟槽内壁形成氧化层；之后在第一沟槽中填充绝缘介质，使绝缘介质上表面高于漂移区；
f、采用化学机械平坦化，对所述填充的绝缘介质进行平坦化，直到露出漂移区顶部的Si3N4为止；之后进行精细平坦化，使绝缘介质表面与两侧的漂移区表面齐平，或低于漂移区表面；
g、在所述漂移区上外延生长形成体区，体区的横向过生长使体区的边缘覆盖所述第一沟槽的内侧；
h、在所述第一沟槽上方的体区，沿体区的顶部向所述第一沟槽刻蚀，直到完全露出绝缘介质，形成第二沟槽以定义槽栅的位置；第二沟槽的横向宽度大于或等于第一沟槽的横向览度；
i、在所述第二沟槽的两内侧壁以及介质上面制作槽栅；
j、之后在体区表面进行离子注入方式形成源区和体接触区；最后进行电极制备和钝化，形成完整的器件结构。进一步的，所述a步骤中，是在半导体衬底上外延形成缓冲层，并在所述半导体缓冲层上外延形成第一半导体区；所述b步骤中，是在所述第一半导体区上，从其顶部局部刻蚀所述的第一半导体区直至所述半导体缓冲层，形成槽；所述d步骤中，从所述第二半导体区顶部局部刻蚀直至所述半导体缓冲层，形成第一沟槽。所述的缓冲层导电类型和第二半导体区导电类型。第一半导体区的导电类型与第二半导体区相同或不同；第二半导体区的宽度小于第一半导体区的宽度，且第二半导体区浓度比第一半导体区浓度高。本制备方法应用在N沟道或P沟道的MOS器件或MOS控制的半导体器件上。步骤d中所述的精细平坦化是指采用步骤b生长的Si3N4保护第一半导体区，干法刻蚀第二半导体区，之后去除所述步骤b生长的Si3N4和二氧化硅的方法，或采用先去除所述步骤b生长的Si3N4和二氧化硅，之后再化学机械平坦化所述第一半导体区和第二半导体区的方法。步骤f中所述的精细平坦化是指采用步骤d生长Si3N4保护漂移区，干法刻蚀所述第一沟槽中填充绝缘介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或低于半导体漂移区表面，之后去除所述步骤d生长的Si3N4和二氧化硅的方法，或采用先去除所述步骤d生长的Si3N4和二氧化硅，之后再化学机械平坦化所述漂移区和第一沟槽中填充绝缘介质的方法。所述步骤c中，各向异性外延生长技术是指在某一个方向上外延生长快，而在其他方向外延生长缓慢或不生长，防止因Si在槽顶部外延生长将槽口密封，避免传统外延生长过程形成空洞。所述e步骤中，采用热氧化法在第一沟槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层，目的是去掉所述第一沟槽两侧壁的损伤；在所述第一沟槽内壁热氧化形成氧化层，其作用是降低绝缘介质和漂移区接触界面的界面态密度。第一沟槽内的绝缘介质是介电系数低于或等于二氧化硅的绝缘介质，或者是介电常数大于半导体漂移区的绝缘介质，所述绝缘介质的临界击穿电场大于30V/U m。所述g步骤中，在形成体区后，采用离子注入方法调节体区的浓度。与现有技术相比，本发明所达到的有益效果如下
一、与CN 101267000A专利文献相比，CN 101267000A专利文件采用小倾角离子注入的方式，一方面，避免了小倾角注入对于注入角度控制和注入杂质所需能量的精确要求，使得掺杂更均匀；另一方面，离子注入的方式会带来晶格损伤，会影响器件的性能；再一方面，在实际使用过程中，离子注入的方式对深槽的难度较大。本发明中，c步骤采用各向异性外延生长技术对所述槽进行填充，使其形成第二半导体区，这样的方式相对于小倾角离子注入的方式，不需要复杂的掩膜，工艺简单，成本低廉，同时，也避免了小角度注入工艺所带来的晶格损伤，提高了器件的性能，同时，各向异性外延生长技术对深槽的难度相对于小倾角离子注入的方式得到降低。本发明采用c和d步骤，相对于现有技术一方面更容易形成高且均匀浓度的第二半导体区，有利于降低漂移区的导通电阻；另一方面，相对与现有技术，对于形成第二半导体区的宽度更容易控制，更容易形成符合器件性能要求窄的第二半导体区；再一方面，相对于现有技术，避免采用小倾角注入形成第二半导体区时带来晶格损伤；还有一方面；相对于现有技术，避免了采用复杂的掩模，也避免需要注入掺杂角度和注入能量等复杂的精确控制步骤，来形成第二半导体区，使得工艺简单，成本低廉；最后一方面，相对于现有技术，在第一沟槽填充绝缘介质前，采用热氧化法在第一沟槽两侧壁形成氧化层，并用湿法刻蚀去除该氧化层，能够以去掉所述第一沟槽两侧壁的损伤，同时再用热氧化在所述第一沟槽内壁形成氧化层，其作用是降低绝缘介质和漂移区接触界面的界面态密度。本发明中的e步骤在第一沟槽填充绝缘介质前，采用热氧化法在第一沟槽两侧壁形成氧化层，并用湿法刻蚀去除该氧化层，去掉所述第一沟槽两侧壁的损伤，同时再用热氧化在、所述第一沟槽内壁形成氧化层，降低绝缘介质和漂移区接触界面的界面态密度。本发明中的f步骤对所述填充的绝缘介质进行平坦化，使绝缘介质表面与两侧的漂移区表面齐平，或低于漂移区表面，这样的方式易控制实现，有利于提高器件的耐压。本发明中的f、g和h步骤在通过填充和平坦形成介质槽后通过外延生长形成体区，最后制作槽栅，这样的方式避免了第一沟槽的介质填充和平坦化、槽栅制作以及平坦化会影响已形成的体区、体接触区和有源区。二、采用本发明所述的a_j步骤，在形成有源区(含体区、体接触区以及源区)之前形成漂移区和第一沟槽结构的制作。相对于常规多次外延多次注入的方式和CN101267000A专利文献所说的制造方法所说的小角度注入形成超结、以及先形成有源区再制作介质槽和槽栅的技术，本发明公开的制造方法有以下优点第一、先进行第一沟槽的刻蚀、填充以及平坦化，再形成体区和槽栅制作，最后形成源区和体接触区，这避免了沟槽的填充及平坦化、槽栅制作及平坦化对已形成的体区、体接触区以及源区产生的不利影响；第二，可以确保槽栅底部与体区下界面平齐或低于体区下界面，从而提高器件耐压，并降低栅-源和栅-漏电容；第三、不需要复杂的掩模，避免了小角度注入工艺对沟道区的影响； 第四，避免采用多次外延、多次注入的方式形成超结过程带来得晶格缺陷；第五，可以形成窄且高浓度P柱区或N柱区，有利于降低导通电阻。利用此工艺方法制造的功率器件由于其优越的性能和较简单的工艺，使得此器件结构在高压低功耗的功率电子领域有很好的应用前景。三、本发明中，在所述半导体衬底上形成与第二半导体区导电类型相同的半导体缓冲层，在所述半导体缓冲层上外延形成第一半导体区，其余步骤同c_j，从而形成半介质槽型半导体器件。半介质槽型DMOS功率器件降低了刻槽深度以及其他工艺的难度，并耐压程度较高(耐压高于400V)。四、本方法制备的器件应用在MOS控制器件上，第一沟槽内的介质是介电系数小于或等于二氧化硅的介质，可以增加器件的开关频率，改善动态特性；或者是介电常数大于半导体漂移区的介质，这样增加漂移区浓度，降低导通电阻，并大大降低器件电学性能对超结结构电荷非平衡效应的敏感性。五、本方法制备的器件应用在MOS控制纵向器件上，能有效缓解耐压、导通电阻以及开关损耗之间的矛盾关系。


图I是常规超结器件的制造示意图；其中图I (a)是多次外延第一导电类型的半导体、多次局部离子注入第二导电类型的杂质，图I (b)是经过退火工艺后，局部离子注入区形成了纵向连续的第二导电类型半导体区，从而形成了超结VDMOS ;
图2具有延伸沟槽的超结VDMOS结构示意图，其中4’代表SiO2 ；
图3先形成漂移区、有源区，再刻蚀沟槽，并穿过沟槽两侧壁进行小角度离子注入形成超结后的DMOS剖面示意 图4a第一半导体区和第二半导体区相同导电类型，第二半导体区浓度比第一半导体区高且第二半导体区宽度比第一半导体区小的槽型半导体功率器件结构示意 图4b第一半导体区和第二半导体区不同导电类型，第二半导体区浓度比第一半导体区高且第二半导体区宽度比第一半导体区小的槽型DMOS结构示意 图4c第一半导体区和第二半导体区相同或不同导电类型，第二半导体区浓度比第一半导体区高且第二半导体区宽度比第一半导体区小的槽型IGBT功率器件结构示意 图4d第一半导体区和第二半导体区相同或不同导电类型，第二半导体区浓度比第一半导体区高且第二半导体区宽度比第一半导体区小的半介质槽型DMOS功率器件结构示意 图5a是在半导体衬底上外延第 一半导体区示意 图5b是刻蚀第一半导体区直至半导体衬底形成槽的示意 图5c是采用各向异性外延生长技术对槽填充第二半导体区构成漂移区示意 图5d是平坦化第二半导体区直到第一半导体区露出出来形成漂移区的示意 图5e是从顶部局部刻蚀第二半导体区直至所述半导体衬底，形成第一沟槽，并且第一沟槽左右两侧留下窄且等宽度的n型第二半导体区并在第一沟槽内壁热氧化的示意 图5f对第一沟槽内壁热氧化后刻蚀去除此氧化层的示意图 图5g再热氧化在第一沟槽内壁形成氧化层的示意图 图5h是在第一沟槽中填充绝缘介质并平坦化示意 图5i是在漂移区上外延横向过生长形成体区的剖面示意 图5j是刻蚀体区直到露出绝缘介质以定义槽栅位置的剖面示意 图5k是槽栅形成后示意 图51是注入源区、体接触区及电极形成之后的槽型DMOS示意图(基于外延生长填充槽的技术形成漂移区);
图6a和图6b是基于本发明制造方法制造的IGBT结构示意 根据本发明，图6c、图6d、图6e和图6f为一个实施例制造IGBT的关键步骤工艺示意
图7a和图7b是基于本发明制造方法制造的P沟道槽型DMOS结构示意 根据本发明，图7c、图7d和图7e为一个实施例制造P沟道槽型DMOS的关键步骤示意
图8a和图Sb是基于本发明制造方法制造的半介质槽型DMOS结构示意 根据本发明，图8c、图8d、图8e和图8f为一个实施例制造半介质槽型DMOS的关键步骤示意图。图中标记
I、半导体衬底；2、第一半导体区；3、第二半导体区；2’、多次外延及退火形成的第一半导体区；3’、多次外延、多次离子注入及退火形成的第二半导体区；4、绝缘介质；4’、二氧化硅介质；5、体区；6、槽栅5102层；7、体接触区；8、金属电极材料；9、源区；10、厚场氧层；11、多晶硅；12、与第二半导体区导电类型相同的半导体缓冲层；13、厚SiO2层；13'薄SiO2层；14、Si3N4层；15、光刻胶。
具体实施例方式实施例I
作为本发明的较佳实施方式，本发明公开了一种槽型半导体功率器件的制造方法，其包括如下步骤
a、通过外延生长，在半导体衬底上形成p型的第一半导体区2，如图5a所示；
b、在所述第一半导体区2顶部热氧化生长氧化层，再淀积Si3N4,并进行光刻；再从沿所述的第一半导体区的顶部向所述半导体衬底刻蚀，直到半导体衬底1，形成槽，再去除光刻胶；如图5b所示。可以使用反应离子刻蚀等的干法刻蚀，也可以使用湿法刻蚀。使用干法刻蚀可准确控制沟槽的深宽比，形成的沟槽基本成U型；使用湿法刻蚀所形成的沟槽可以是梯形或V型的。C、采用各向异性外延生长技术对槽填充，使其变为n型第二半导体区图5c ；
d、采用化学机械平坦化，对所述第二半导体区进行平坦化，直到露出第一半导体区顶部的Si3N4为止；之后进行精细平坦化，使所述第一半导体区和第二半导体区顶部平齐；随 后在所述第一半导体区和第二半导体区顶部热氧化生长氧化层，再淀积Si3N4,并进行光刻；再从顶部局部刻蚀所述的第二半导体区直至所述半导体衬底，形成第一沟槽，且第一沟槽两侧留下等宽度的n型第二半导体区3，所述第二半导体区与第一半导体区构成器件的漂移区，并再去除光刻胶；如图5d和图5e所示。使用干法刻蚀湿法刻蚀。优先采用干法刻蚀，可准确控制沟槽的形状及深宽比。e、采用热氧化法在第一沟槽两侧壁形成氧化层，并用湿法刻蚀去除该氧化层，以去除第一沟槽两侧壁损伤；；再用热氧化在所述第一沟槽中填充绝缘介质4，使绝缘介质4上表面高于漂移区。在填充绝缘介质4之前，在p型第一半导体区和第二半导体区的顶部形成的Si3N4层，作为下一步骤平坦化的终止层，如图5f和图5g。f、采用化学机械平坦化，对所述填充的绝缘介质进行平坦化，直到露出漂移区顶部的Si3N4为止如图5h ;之后进行精细平坦化，使绝缘介质表面与两侧的漂移区表面齐平，或低于漂移区表面；如图5f所示。至于绝缘介质的具体材料，本发明没有限制。所述绝缘介质的临界击穿电场优选地大于30V/ u m。g、在所述半导体漂移区上选择性外延生长半导体以形成体区5，半导体体区的横向过生长使体区的边缘覆盖所述第一沟槽的内侧，如图5i所示；
h、在所述第一沟槽上方的体区，沿体区的顶部向所述第一沟槽中填充绝缘介质刻蚀，直到完全露出绝缘介质，形成第二沟槽以定义槽栅的位置。第二沟槽的横向宽度应该大于或等于第一沟槽内绝缘介质的横向宽度，如图5j所示；
i、利用热氧化方法，在有源区的侧壁形成栅极氧化层6，然后利用CVD(化学气相沉积)等技术在绝缘介质上填充多晶硅11并平坦化多晶硅，由此形成栅极结构(槽栅结构)。槽栅结构的横向尺寸应该大于或等于绝缘介质的横向宽度。如图5k所示；
j、在体区表面进行离子注入形成源区和体接触区；体区、体接触区和源区共同形成有源区；最后进行半导体衬底I减薄、电极8制备以及在有源层上形成厚SiO2层10的工艺，形成完整的器件结构，器件结构如图51所示。第一半导体区的导电类型和第二半导体区可以相同或不同；第二半导体区的宽度小于第一半导体区的宽度，且第二半导体区浓度比第一半导体区浓度高。所述a步骤中，在本实施例中半导体衬底I导电类型和第二半导体区相同。在所述e步骤中，第一沟槽槽内介质的填充可以采用热生长或淀积的方式，淀积生长的介质不及热生长的介质致密，进行高温增密。第一沟槽内绝缘介质较厚，则采用多次淀积的方式填充。第一沟槽槽内的介质是介电常数远大于半导体漂移区的介质，这样增加漂移区浓度，降低导通电阻，并大大降低器件电学性能对超结结构电荷非平衡效应的敏感性；或者是介电系数低于或等于二氧化硅的介质，可以增加器件的开关频率，改善动态特性。所述绝缘介质的临界击穿电场大于30V/ u m。实施例2
实施例I中所述本发明的半导体器件的制造工艺，优选地应用在MOS控制纵向器件，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。应用在图6a和6b是基于本发明制造方法制造的IGBT结构示意图。基于本发明制造方法，与实施例I不同的是其初始的半导体材料衬底I为P+半导体衬底101，并在所述半导体衬底上形成与第二半导体区导电类型相同的缓冲层12，该缓冲层可以改善IGBT的电学特性。在所述半导体缓冲层上外延形成第一半导体区，并且在所述第一半导体区上，从顶部局部刻蚀所述的第一半导体区直至所述半导体缓冲层，形成槽。其关键步骤如图6c，图6d，图6e和图6f所示，后续步骤与实施例I C-j完全相同。 实施例3
实施例I中所述本发明的半导体器件的制造工艺，即可用于N沟道MOS控制纵向器件，也可以应用在P沟道MOS控制纵向器件。P沟道DMOS如图7a和7b所示。应用在制造P沟道DMOS时，其半导体衬底I、第一半导体区的半导体层2、第二半导体区3、有源区5、体接触区7、源区9等相应的导电类型与N沟道MOS控制纵向器件相应区域的导电类型相反。其关键步骤如图7c，图7d和图7e所示，后续步骤与实施例I完全相同。在实施例I中，制造N沟道DM0S，在外延的P型半导体上通过刻槽，外延N型半导体填充以及再刻槽填充形成第二半导体区3 ;在本实施例中，制造P沟道DM0S，在外延的N型半导体上通过刻槽，外延N型半导体填充以及再刻槽形成的第二半导体区3。实施例4
实施例I中所述本发明的半导体器件的制造工艺，如果器件所需耐压较高，可以做成半介质槽型DM0S，如图8a和8b所示，即绝缘半介质槽的底部与N+衬底I (N沟道介质槽型DMOS的情形)之间有一层n_半导体缓冲层12，以降低刻槽深度及外延生长等工艺难度，并借助n_层承受部分耐压，这更适合于耐压较高(耐压高于400V)。与实施例I工艺上相比较，只要在所述半导体衬底上形成与第二半导体区导电类型相同的缓冲层12，并在所述半导体缓冲层上外延形成第一半导体区后，在所述第一半导体区上，从顶部局部刻蚀所述的第一半导体区直至所述半导体缓冲层，形成槽。其他后续的关键步骤与实施例lc-j相同，其关键步骤如图8c，图8d，图8e和图8f所示。所述本发明的半导体器件的制造工艺，优选地应用在MOS控制纵向器件，如VDMOS和IGBT，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。本发明的半导体器件的制造工艺，应用在N沟道或者P沟道器件。
权利要求
1.一种槽型半导体功率器件的制造方法，其特征在于包括如下步骤 a、在半导体衬底上外延形成第一半导体区； b、在所述第一半导体区顶部热氧化生长氧化层，再淀积Si3N4，并进行光刻；再从顶部局部刻蚀所述的第一半导体区直至所述半导体衬底，形成槽，再去除光刻胶； C、采用各向异性外延生长技术对所述槽进行填充，使其形成第二半导体区； d、采用化学机械平坦化，对所述第二半导体区进行平坦化，直到露出第一半导体区顶部的Si3N4为止；之后进行精细平坦化，使所述第一半导体区和第二半导体区顶部平齐；随后在所述第一半导体区和第二半导体区顶部热氧化生长氧化层，再淀积Si3N4,并进行光刻；再从顶部局部刻蚀所述的第二半导体区直至所述半导体衬底，形成第一沟槽，且第一沟槽两侧留下等宽度的第二半导体区，所述第二半导体区与第一半导体区构成器件的漂移区，并再去除光刻胶； e、采用热氧化法在第一沟槽两侧壁形成氧化层，并用湿法刻蚀去除该氧化层，以去除第一沟槽两侧壁损伤；再用热氧化在所述第一沟槽内壁形成氧化层；之后第一沟槽中填充绝缘介质，使绝缘介质上表面高于漂移区； f、采用化学机械平坦化，对所述填充的绝缘介质进行平坦化，直到露出漂移区顶部的Si3N4为止；之后进行精细平坦化，使绝缘介质表面与两侧的漂移区表面齐平，或低于漂移区表面； g、在所述漂移区上外延生长形成体区，体区的横向过生长使体区的边缘覆盖所述第一沟槽的内侧； h、在所述第一沟槽上方的体区，沿体区的顶部向所述第一沟槽刻蚀，直到完全露出绝缘介质，形成第二沟槽以定义槽栅的位置；第二沟槽的横向宽度大于或等于第一沟槽的横向览度； i、在所述第二沟槽的两内侧壁以及介质上面制作槽栅； j、之后在体区表面进行离子注入方式形成源区和体接触区；最后进行电极制备和钝化，形成完整的器件结构。
2.根据权利要求I所述的一种槽型半导体功率器件的制造方法，其特征在于所述a步骤中，是在半导体衬底上外延形成缓冲层，并在所述半导体缓冲层上外延形成第一半导体区；所述b步骤中，在所述第一半导体区上，从顶部局部刻蚀所述的第一半导体区直至所述半导体缓冲层，形成槽；所述d步骤中，从所述的第二半导体区顶部局部刻蚀直至所述半导体缓冲层，形成第一沟槽。
3.根据权利要求2所述的一种槽型半导体功率器件的制造方法，其特征在于所述的缓冲层导电类型和第二半导体区导电类型相同。
4.根据权利要求I或2所述的一种槽型半导体功率器件的制造方法，其特征在于 第一半导体区的导电类型与第二半导体区相同或不同；第二半导体区的宽度小于第一半导体区的宽度，且第二半导体区浓度比第一半导体区浓度高。
5.根据权利要求I或2所述的一种槽型半导体功率器件的制造方法，其特征在于步骤d中所述的精细平坦化是指采用步骤b生长的Si3N4保护第一半导体区，干法刻蚀第二半导体区，之后去除所述步骤b生长的Si3N4和二氧化硅的方法，或采用先去除所述步骤b生长的Si3N4和二氧化硅，之后再化学机械平坦化所述第一半导体区和第二半导体区的方法。
6.根据权利要求I或2所述的一种槽型半导体功率器件的制造方法，其特征在于步骤f中所述的精细平坦化是指采用步骤d生长Si3N4保护漂移区，干法刻蚀所述第一沟槽中填充绝缘介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或低于半导体漂移区表面，之后去除所述步骤d生长的Si3N4和二氧化硅的方法，或采用先去除所述步骤d生长的Si3N4和二氧化硅，之后再化学机械平坦化所述漂移区和第一沟槽中填充绝缘介质的方法。
7.根据权利要求I或2所述的一种槽型半导体功率器件的制造方法，其特征在于本制备方法应用在N沟道或P沟道的MOS器件或MOS控制的半导体器件上。
8.根据权利要求I或2所述的一种槽型半导体功率器件的制造方法，其特征在于所述步骤c中，各向异性外延生长技术是指在某一个方向上外延生长快，而在其他方向外延生长缓慢或不生长。
9.根据权利要求I或2所述的一种槽型半导体功率器件的制造方法，其特征在于第一沟槽内的绝缘介质是介电系数低于或等于二氧化硅的绝缘介质，或者是介电常数大于半导体漂移区的绝缘介质，所述绝缘介质的临界击穿电场大于30V/y m。
10.根据权利要求I或2所述的一种槽型半导体功率器件的制造方法，其特征在于所述g步骤中，在形成体区后，采用离子注入方法调节体区的浓度。
全文摘要
本发明公开了一种槽型半导体功率器件的制造方法，涉及半导体功率器件技术领域，通过刻蚀槽、采用各向异性外延技术生长填充槽形成第二半导体区、在第二半导体区顶部局部刻蚀形成窄且高浓度的n或p柱、填充绝缘介质以及平坦化，之后采用外延横向过生长形成体区等关键工艺步骤,具有以下优点避免了沟槽的填充及平坦化、槽栅制作及平坦化对已形成的体区、体接触区以及源区产生的不利影响；槽栅底部与体区下界面平齐或低于体区下界面，从而提高器件耐压；不需要复杂的掩模，避免了小角度注入工艺对沟道区的影响；避免采用多次外延注入的方式形成超结以及所带来得晶格缺陷；大大降低了导通电阻。
文档编号H01L21/336GK102751199SQ20121022646
公开日2012年10月24日 申请日期2012年7月3日 优先权日2012年7月3日
发明者周坤, 王沛, 王 琦, 王骁伟, 罗小蓉, 罗尹春, 范叶, 范远航, 蒋永恒, 蔡金勇, 魏杰 申请人:电子科技大学