半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件，包括衬底、衬底中的源漏延伸区和源漏区、衬底上的栅极堆叠结构、栅极堆叠结构周围的栅极侧墙，其特征在于：源漏延伸区位于栅极侧墙下方，并且栅极侧墙与源漏延伸区之间还具有电阻调节层。本发明还提供了该半导体器件制造方法，依照本发明的半导体器件及其制造方法，在轻掺杂的源漏延伸区上形成电阻调节层，通过施加不同的控制电压来增强源漏延伸区的积累或者耗尽，动态地调整其电阻，有效提高器件性能。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，更具体地，涉及ー种能有效降低源漏延伸区电阻的新型MOSFET及其制造方法。
【背景技术】
[0002]随着MOSFET尺寸持续等比例缩减，器件结构中电场强度不断増加，引起了一系列可靠性问题。例如，电场强度随尺寸减小而増加，使得一部分电子能量显著高于平衡时的平均动能而成为热电子。这些热电子越过势垒发射到栅氧化层中，引起器件阈值漂移、跨导退化，造成氧化层损伤而降低击穿电压，还可以引起碰撞电离化形成电子-空穴对，造成器件中非正常电流。
[0003]为了抑制短沟道器件中的热电子效应，必须尽可能降低漏端的最大电场。ー种常用的器件结构及其方法是在源漏两端形成轻掺杂的源漏延伸区，也即轻掺杂漏(LDD)结构。这种LDD结构使得漏端峰值电场位置由沟道的漏端移到漏区内n-n+ (或者p-p+)结处，并且电场峰值下降。由于LDD结构通常是由低剂量、低能量的离子注入实现的，因此源漏延伸区的结深通常较浅。
[0004]然而，这种结深较浅、掺杂浓度较低的源漏延伸区面临电阻较高的问题，这从另ー方面降低了器件的性能。常用的降低源漏区电阻的方法包括増大掺杂浓度，这受限于轻掺杂的浓度限制以及源漏区中掺杂剂固溶度的限制，无法进一步增大掺杂浓度；又或者是形成金属硅化物接触等，然却无法适用于在栅极侧墙下方分布的轻掺杂源漏延伸区，也即难以将栅极侧墙两侧重掺杂区上形成的金属硅化物大幅覆盖、延伸到LDD结构上，因为这种横向扩散极可能引起源漏穿通。因此，现有的LDD结构的MOSFET的整体性能提升仍然受限。
【发明内容】
[0005]有鉴于此，本发明的目的在于克服上述难题，有效地动态调整LDD结构的源漏延伸区的电阻，以提高器件性能。
[0006]实现本发明的上述目的，是通过提供一种半导体器件，包括衬底、衬底中的源漏延伸区和源漏区、衬底上的栅极堆叠结构、栅极堆叠结构周围的栅极侧墙，其特征在干:源漏延伸区位于栅极侧墙下方，并且栅极侧墙与源漏延伸区之间还具有电阻调节层。
[0007]其中，电阻调节层包括(:11、41、11、110、1&、1、掺杂多晶硅、金属硅化物及其组合。
[0008]其中，电阻调节层厚度为5nm。
[0009]其中，电阻调节层与源漏延伸区之间还具有垫氧化层。
[0010]其中，垫氧化层包括氧化硅或者高k材料。
[0011]其中，垫氧化层厚度为4?12nm。
[0012]其中，源漏延伸区下方还具有晕状源漏掺杂区。
[0013]其中，源漏区上还具有金属硅化物。
[0014]本发明还提供了一种半导体器件制造方法，包括:在衬底上形成电阻调节层；在电阻调节层上形成假栅极图案；在假栅极图案两侧衬底中形成源漏延伸区；在假栅极图案周围的电阻调节层上形成栅极侧墙；在栅极侧墙两侧衬底中形成源漏区；在源漏区和栅极侧墙上形成层间介质层；去除假栅极图案以及部分电阻调节层，直至暴露衬底，留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
[0015]其中，电阻调节层包括(:11、41、1^0、1&、1、掺杂多晶硅、金属硅化物及其组合。 [0016]其中，电阻调节层厚度为5nm。
[0017]其中，形成电阻调节层之前还在衬底上形成垫氧化层。
[0018]其中，垫氧化层包括氧化硅或者高k材料。
[0019]其中，垫氧化层厚度为4~12nm。
[0020]其中，形成假栅极图案之后还包括在假栅极图案周围形成偏移侧墙。
[0021]其中，形成假栅极图案之后还包括在衬底中形成晕状源漏掺杂区。
[0022]其中，形成源漏区的步骤进一歩包括:刻蚀电阻调节层直至暴露衬底；在衬底中注入离子形成源漏区。
[0023]其中，形成源漏区之后还包括在源漏区上形成金属硅化物。
[0024]其中，形成栅极堆叠结构之后还包括形成与源漏延伸区上方的电阻调节层电连接的接触塞。
[0025]依照本发明的半导体器件制造方法，在轻掺杂的源漏延伸区上形成电阻调节层，通过施加不同的控制电压来增强源漏延伸区的积累或者耗尽，动态地调整其电阻，有效提高器件性能。
【专利附图】
【附图说明】
[0026]以下參照附图来详细说明本发明的技术方案，其中:
[0027]图1至图10为根据本发明的半导体器件制造方法各个步骤的剖视图。
【具体实施方式】
[0028]以下參照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
[0029]參照图1，在衬底上形成垫氧化层和电阻调节层。提供衬底I，其材质例如是体S1、体Ge、SO1、GeO1、GaAs、Si Ge、GeSn、InP、InSb、GaN等等，并且优选体 Si (例如单晶 Si 晶片)或者SOI以便与现有CMOSエ艺兼容。采用热氧化(例如快速热氧化RT0)、LPCVD, PECVD,HDPCVD等常规沉积方法在衬底I上沉积形成垫氧化层2，其材质可以是氧化硅、或者其他高k材料，其中高k材料包括但不限于氮氧化物(例如SiON、A10N、TiON)、金属氧化物(主要为副族和镧系金属元素氧化物，例如 Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTihO3 (PZT)、BaxSivJiO3 (BST))。优选地，垫氧化层2是氧化硅。垫氧化层用于绝缘隔离电阻调节层与衬底(未来要形成的源漏延伸区)，因此其厚度较薄，例如优选地约为4~12nm。通过MOCVD、MBE、ALD、蒸发、溅射等方法，在垫氧化层2上形成电阻调节层3，其材质优选为金属，例如Cu、Al、T1、Mo、Ta、W及其组合。此外，电阻调节层3也可以是高掺杂多晶硅或者金属硅化物。为了减小与未来形成的栅极之间的寄生电容，电阻调节层3的厚度优选地较薄,例如仅约5nm。
[0030]參照图2，在电阻调节层上形成假栅极层。通过LPCVD、PECVD、HDPCVD等常规沉积方法，在电阻调节层3上沉积形成假栅极层4，其材质例如是多晶硅、非晶硅、微晶硅、非晶碳、氧化硅、氮氧化硅等等及其组合。假栅极层4用于限定栅极沟槽以及最终栅极堆叠的分布形态，其厚度/高度依照最终栅极堆叠的需要而设定，例如是10?lOOOnm。
[0031]參照图3，图案化假栅极层，形成假栅极图案。采用常规的光刻/刻蚀技术，刻蚀假栅极层4，形成假栅极图案4A。针对假栅极层4的材质不同，刻蚀方法可以是TMAH湿法刻蚀、碳氟基气体等离子体干法刻蚀等及其组合。假栅极图案4A的宽度依照最終栅极堆叠结构的栅极宽度需要而设定，例如是10?lOOnm。
[0032]參照图4，以假栅极图案为掩模，进行离子注入，在两侧的衬底中形成轻掺杂的源漏延伸区。优选地，通过PECVD、HDPCVD等方法沉积然后刻蚀而在假栅极图案4A周围形成氮化硅等材质的偏移侧墙(未示出)，以控制延伸区的位置。以假栅极图案(以及偏移侧墙)为掩膜，执行低剂量、低能量的第一次源漏离子注入，形成轻掺杂的源漏延伸区1A。以NMOS为例，当衬底为本征或者p掺杂时，源漏延伸区IA例如是n-掺杂。源漏延伸区IA的厚度(也即结深)较薄，例如仅10?30nm。值得注意的是，此时由于电阻调节层3和垫氧化层2仍覆盖在衬底上，因此使得注入形成的源漏延伸区IA浓度较低、结深较浅，并且由于这两层本身足够薄，因此不会使得源漏延伸区IA浓度太低、结深太浅。优选地，还通过倾斜离子注入，在假栅极图案4A两侧的衬底中形成晕状(Halo)源漏注入区，进ー步调节沟道特性。
[0033]參照图5，在假栅极图案周围形成栅极侧墙。通过PECVD、HDPCVD、溅射等方法沉积氮化硅、类金刚石无定形碳(DLC)等材质的绝缘介质层，井随后光刻/刻蚀(例如碳氟基气体等离子体干法刻蚀)而仅在假栅极图案4A周围(侧面)的电阻调节层3上留下了栅极侧墙5。栅极侧墙5的宽度大致决定了未来LDD结构中剰余的轻掺杂源漏延伸区的宽度，例如 10 ?IOOnnio
[0034]參照图6，形成源漏区。通过碳氟基等离子体干法刻蚀，去除了电阻调节层3和垫氧化层2中未被栅极侧墙5和假栅极图案4A覆盖的部分，直至露出源漏延伸区1A。执行大剂量、高能量的第二次源漏离子注入，使得栅极侧墙5两侧的衬底I (源漏延伸区1A)中形成了重掺杂的源漏区1B。源漏区IB与源漏延伸区IA的导电类型相同，但是掺杂浓度更高，例如为n+或者n++型。优选地，在源漏区IB上先溅射N1、Pt、Co、Ti及其组合的金属薄层，随后高温退火以使得金属薄层与衬底I中Si反应形成金属硅化物(未示出)，并剥除未反应金属薄层。这种金属硅化物能有效降低重掺杂源漏区的接触电阻，进ー步提高器件性能。值得注意的是，虽然图6中沿沟道方向上被栅极侧墙5和假栅极图案4A覆盖区以外的电阻调节层3和垫氧化层2被刻蚀去除了，但是平行于衬底表面并且垂直于沟道区方向上(也即垂直于纸面方向)仍可以保留部分电阻调节层3和垫氧化层2以便于稍后形成接触而施加控制电压。具体地，刻蚀电阻调节层3的同时，在垂直于纸面方向上刻蚀形成电阻调节层3的接触焊垫(未示出)。
[0035]參照图7，在整个器件上形成层间介质层(ILD)。通过旋涂、喷涂、丝网印刷、LPCVD等方法，形成ILD 6，覆盖了重掺杂的源漏区1B、栅极侧墙5、假栅极图案4A等。ILD 6的材质例如是氧化硅、氮氧化硅、低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化娃、多孔SiOCH、掺C 二氧化娃、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。
[0036]參照图8，采用CMP、回刻等方法平坦化ILD 6，直至暴露假栅极图案4A。
[0037]參照图9，依次刻蚀假栅极图案4A、电阻调节层3、垫氧化层2，直至暴露衬底1，形成栅极沟槽6A。对于Si材质的假栅极图案4A可以采用TMAH湿法刻蚀，对于非晶碳材质的假栅极图案4A可以采用氧等离子体干法刻蚀。为保证栅极侧墙5下方的电阻调节层3及垫氧化层2不被刻蚀，优选地，采用各向异性的干法刻蚀进行刻蚀，如等离子体干法刻蚀。由于栅极侧墙5的阻挡，栅极侧墙5下方的部分电阻调节层3和垫氧化层2因此得以保留，故栅极沟槽6A的侧面如图所示，依次暴露了残留的栅极侧墙5下方的部分电阻调节层3、垫氧化层2、以及栅极侧墙5。栅极沟槽6A的底部直接暴露衬底1，该区域未来将构成器件的沟道区。
[0038]參照图10，在栅极沟槽中形成栅极堆叠结构。在栅极沟槽6A中通过PECVD、HDPCVD, MOCVD, MBE、ALD等方法沉积高k材料的栅极绝缘层7，覆盖了衬底I的顶面，以及垫氧化层2、电阻调节层3、栅极侧墙5的侧面，其厚度例如仅为I~10nm。其中，高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如 Al2O3' Ta2O5' Ti02、ZnO、ZrO2, HfO2, CeO2, Y2O3> La2O3)、钙钛矿相氧化物(例如PbZrxTi1^xO3 (PZT)、BaxSr1-JiO3 (BST))。随后通过蒸发、溅射、MOCVD, MBE、ALD 等方法，在栅极沟槽6A中栅极绝缘层7上形成金属材质的栅极导电层8，其材质例如是Cu、Al、W、Mo、T1、Ta及其组合。优选地，栅极导电层8与栅极绝缘层7之间还包括TiN、TaN等金属氮化物材质的功函数调节层/扩散阻挡层(未示出)，以调节栅极功函数进而控制阈值，并且还可以防止Al、Cu等元素扩散进 入沟道区。优选地，采用CMP、回刻等平坦化工艺处理栅极导电层
8、栅极绝缘层7，直至暴露ILD 6。
[0039]此后,可以刻蚀ILD 6形成暴露重掺杂源漏区IB的源漏接触孔(未示出)，以及暴露了电阻调节层3的源漏延伸区接触孔(未示出，分布在平行于衬底I表面并且垂直于沟道方向上，也即分布在垂直于纸面的平面上；并且优选地，暴露了电阻调节层3的接触焊垫(未示出))。在这些接触孔中沉积Cu、W、Al、Mo、T1、Ta等金属形成接触塞，以便于各自实现电连接。
[0040]最终形成的器件结构如图10所示，包括衬底1、衬底I中的源漏延伸区IA和源漏区1B、衬底I上的栅极绝缘层7和栅极导电层8构成的栅极堆叠结构、栅极堆叠结构7/8两侧的栅极侧墙5，其特征在于:源漏延伸区IA位于栅极侧墙5下方，并且栅极侧墙5与源漏延伸区IA之间还具有电阻调节层3 (以及优选地垫氧化层2)。其余各部件的形状、材料已在方法描述中详细阐述，在此不再赘述。
[0041]当器件工作时，可以通过与源漏延伸区IA连接的源漏延伸区接触塞向源漏延伸区IA施加第一电压(例如电压为正，诸如+0.2V、+0.5V、+1V、+1.5V)，增强轻掺杂源漏延伸区中的少子积累，降低该源漏延伸区的电阻。当器件不工作(例如计算机睡眠状态)时，向接触塞施加第二电压(例如电压为负，诸如-0.2V、-0.5V、-1V、-1.5V)，使得源漏延伸区IA少子耗尽，増大该区域的电阻并且降低器件的泄漏电流。[0042]依照本发明的半导体器件制造方法，在轻掺杂的源漏延伸区上形成电阻调节层，通过施加不同的控制电压来增强源漏延伸区的积累或者耗尽，动态地调整其电阻，有效提高器件性能。
[0043]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件，包括衬底、衬底中的源漏延伸区和源漏区、衬底上的栅极堆叠结构、栅极堆叠结构周围的栅极侧墙，其特征在于:源漏延伸区位于栅极侧墙下方，并且栅极侧墙与源漏延伸区之间还具有电阻调节层。
2.如权利要求1的半导体器件，其中，电阻调节层包括Cu、Al、T1、Mo、Ta、W、掺杂多晶硅、金属硅化物及其组合。
3.如权利要求1的半导体器件，其中，电阻调节层厚度为5nm。
4.如权利要求1的半导体器件，其中，电阻调节层与源漏延伸区之间还具有垫氧化层。
5.如权利要求4的半导体器件，其中，垫氧化层包括氧化硅或者高k材料。
6.如权利要求4的半导体器件,其中，垫氧化层厚度为4?12nm。
7.如权利要求1的半导体器件，其中，源漏延伸区下方还具有晕状源漏掺杂区。
8.如权利要求1的半导体器件，其中，源漏区上还具有金属硅化物。
9.一种半导体器件制造方法，包括: 在衬底上形成电阻调节层； 在电阻调节层上形成假栅极图案； 在假栅极图案两侧衬底中形成源漏延伸区； 在假栅极图案周围的电阻调节层上形成栅极侧墙； 在栅极侧墙两侧衬底中形成源漏区； 在源漏区和栅极侧墙上形成层间介质层； 去除假栅极图案以及部分电阻调节层，直至暴露衬底，留下栅极沟槽； 在栅极沟槽中形成栅极堆叠结构。
10.如权利要求9的半导体器件制造方法，其中，电阻调节层包括Cu、Al、T1、Mo、Ta、W、掺杂多晶娃、金属娃化物及其组合。
11.如权利要求9的半导体器件制造方法，其中，电阻调节层厚度为5nm。
12.如权利要求9的半导体器件制造方法，其中，形成电阻调节层之前还在衬底上形成垫氧化层。
13.如权利要求12的半导体器件制造方法，其中，垫氧化层包括氧化硅或者高k材料。
14.如权利要求12的半导体器件制造方法，其中，垫氧化层厚度为4?12nm。
15.如权利要求9的半导体器件制造方法，其中，形成假栅极图案之后还包括在假栅极图案周围形成偏移侧墙。
16.如权利要求9的半导体器件制造方法，其中，形成假栅极图案之后还包括在衬底中形成晕状源漏掺杂区。
17.如权利要求9的半导体器件制造方法，其中，形成源漏区的步骤进一歩包括:刻蚀电阻调节层直至暴露衬底；在衬底中注入离子形成源漏区。
18.如权利要求9的半导体器件制造方法，其中，形成源漏区之后还包括在源漏区上形成金属娃化物。
19.如权利要求9的半导体器件制造方法，其中，形成栅极堆叠结构之后还包括形成与源漏延伸区上方的电阻调节层电连接的接触塞。
【文档编号】H01L21/336GK103594511SQ201210287514
【公开日】2014年2月19日 申请日期:2012年8月13日 优先权日:2012年8月13日
【发明者】尹海洲, 张亚楼, 朱慧珑 申请人:中国科学院微电子研究所