专利名称：存储装置、半导体装置及其制造方法
技术领域：
实施方式涉及存储装置、半导体装置及其制造方法。
背景技术：
已知将多个半导体芯片进行叠层而制造的半导体装置。在如此的半导体装置中，已知将各半导体芯片通过设置于半导体芯片端部的接合线与基板进行连接的方法。近年，提出以下构成:在设置于下层的半导体芯片(以下，下层芯片)上，将比下层芯片大的半导体芯片(以下，上层芯片)进行叠层。在如此的构成中，用于防止下层芯片端的接合线接触到上层芯片，使对上层芯片及下层芯片进行连接的粘接层的厚度比从下层芯片表面突出的接合线的高度厚。
发明内容
本发明的实施方式的目的在于提供制造成本低廉的存储装置、半导体装置及其制造方法。实施方式涉及的半导体装置的制造方法特征为:所述半导体装置具有搭载于基板上、通过接合线与基板连接的第I芯片和叠层于第I芯片上地搭载于基板上、比前述第I芯片大的第2芯片；在第2芯片的与第I芯片的粘接面的与形成有接合线的部分相对应的部分涂敷绝缘层，在第2芯片的粘接面形成粘接层，并使基板与第2芯片相贴合。
图1是表示第I实施方式涉及的半导体装置的构成例的俯视图。图2是该半导体装置的侧视图。图3是表示该实施方式涉及的半导体装置的制造方法的流程图。图4是用于对该制造方法的第I工序进行说明的概略图。图5是用于对该制造方法的第I加热处理进行说明的概略图。图6是用于对该制造方法的第2工序进行说明的概略图。图7是用于对该制造方法的第3工序进行说明的概略图。图8是用于进行通过该制造方法的第3工序制造的结构的说明的概略图。符号说明I...基板，2...接合线，3...第I芯片，4...粘接层，5...叠层体，6...绝缘层，7...夹头，
51...第2芯片，52...芯片，53...叠层体层的接合线。
具体实施例方式第I实施方式整体构成图1是第I实施方式涉及的半导体装置的构成例的俯视图，图2是该半导体装置的侧视图。本实施方式涉及的半导体装置具有基板1、通过接合线2与基板I连接的第I芯片3、覆盖第I芯片3整体的粘接层4和介由粘接层4与基板I连接的叠层体5。叠层体5具有介由粘接层4粘接于基板I及第I芯片3的第2芯片51和叠层于第2芯片51表面的多个芯片52。第2芯片51及多个芯片52通过叠层体用的接合线53连接于基板I。并且，在第2芯片51的与第I芯片3的粘接面之中的与设置于第I芯片3的接合线2对置的部分形成绝缘层6。能够在第2芯片51采用例如半导体存储器、在第I芯片3采用用于对第2芯片51进行控制的存储器控制器。因为若使半导体存储器的面积比存储器控制器的面积大，则能够使存储容量增大，所以适合于采用了本实施方式的存储装置。制造方法接下来，关于本实施方式涉及的半导体装置的制造方法进行说明。图3是表示本实施方式涉及的半导体装置的制造方法的流程图。在本实施方式涉及的半导体装置的制造方法中，如示于图4地，首先在成为第2芯片51的硅晶片51A的粘接面以例如5 10 μ m的厚度涂敷成为绝缘层6的绝缘树脂6A(步骤SI )。虽然在本实施方式中，作为绝缘树脂6A使用热固化性的环氧类的绝缘树脂，但是也可以使用通过热以外的方法进行固化的绝缘体。绝缘树脂6A涂敷为，在之后从硅晶片51A切出成为多个第2芯片51的每个部分，描画多个相同图形。作为图形例如可以应用覆盖第I芯片3的周围的2 3mm宽度的图形等。在绝缘树脂6A的涂敷中，例如可以采用喷墨法等的方法。接下来，如示于图5地，在涂敷有绝缘树脂6A的硅晶片51A例如进行90°C、I小时程度的第I加热处理，使绝缘树脂6A的粘度升高而成为绝缘树脂6B (步骤)。接下来，如示于图6地，在硅晶片51A的粘接面贴付片状的粘接剂4A (步骤S3)，将硅晶片51A切分为多个第2芯片51(步骤S4)。作为粘接剂4A可以应用热塑性的粘接剂，也可以采用丙烯酸类、聚酰亚胺类的粘接剂等。接下来，对于第2芯片51进行第2加热处理(步骤S5)。通过第2加热处理粘接剂4A的粘度下降，成为粘接剂4B。第2加热处理例如使第2芯片51几秒间载置于预先加热的未图示的平板，利用预先加热的后述的夹头7使第2芯片51移动，通过利用从预先加热的基板I传递的热而进行。由此能够对粘接剂4A进行加热。如示于图7地通过夹头7在第I芯片3上贴付第2芯片51 (步骤S6)。粘接剂4B在第2加热处理中低粘度化。当第I芯片3与第2芯片51的贴付时，基板I的一部分表面、接合线2及第I芯片3埋进形成于第2芯片51的粘接面的粘接层4B。并且，在第2芯片51的粘接面之中的与接合线2对置的部分形成绝缘层6B，防止接合线2与第2芯片51的接触。用于实现前述方法，需要使绝缘层6B —定以上高粘度化，以免接合线2贯通。需要的粘度虽然可以通过接合线2的直径和/或绝缘层6B的厚度等进行适当调整，但是例如在使用直径30 μ m以下的接合线2的情况下，只要使粘度为lOOOOOPas程度，就可以将绝缘层6B的厚度抑制为15 μ m以下。接下来，如示于图8地，将半导体装置置于例如100 150°C的空气中I小时左右，进行第3加热处理(步骤S7)。通过第3加热处理而固化，绝缘树脂6B的粘度更一步升高，成为绝缘层6。同样地，粘接剂4B也固化并成为粘接剂4。此后，通过在第2芯片51将多个芯片52进行叠层，形成叠层体5，并形成接合线53等、各种接触布线路等，制造半导体装置。在上述制造方法中，通过在第2芯片51的粘接面设置绝缘层进行第2芯片51与接合线2的绝缘。从而，即使在粘接层4的厚度比从第I芯片3的表面突出的接合线2的高度薄的情况下，也可以使第I芯片3与第2芯片51相绝缘。上述方法与直至从第I芯片3的表面突出的接合线2的高度形成粘接层的方法相比较，可抑制粘接层的材料成本，或相对于从第I芯片3的表面突出的接合线2的高度的加工不均匀性的余量提高，并可以进而谋求半导体装置的细微化。并且，因为并非在第2芯片51的粘接面整面设置绝缘层，而仅在与接合线2面对的部分设置绝缘层6，所以可抑制绝缘层6的材料成本。而且，在通过喷墨法进行绝缘树脂6A的涂敷的情况下，因为可以高精度地进行绝缘树脂6A的涂敷，所以可进一步抑制绝缘层6的材料成本。其他的实施方式虽然对本发明的实施方式进行了说明，但是这些实施方式出示为例，并非意图对发明的范围进行限定。这些新的实施方式可以以其他的各种方式实施，在不脱离发明的要旨的范围，能够进行各种省略、替换、变更。这些实施方式和/或其变形包括于发明的范围和/或要旨，并包括于记载于权利要求的范围的发明及其等同的范围。
权利要求
1.一种半导体装置的制造方法，所述半导体装置具有搭载于基板上、通过接合线与前述基板连接的第I芯片和叠层于前述第I芯片上地搭载于前述基板上、比前述第I芯片大的第2芯片，该半导体装置的制造方法的特征在于包括以下工序: 在前述第2芯片的与前述第I芯片的粘接面的与形成有前述接合线的部分相对应的部分采用喷墨法涂敷绝缘层； 在前述绝缘层的涂敷后进行第I加热处理； 在前述第2芯片的前述粘接面形成粘接层； 在前述粘接层的形成后进行第2加热处理； 使前述基板与前述第2芯片相贴合； 在使前述第2芯片贴合之后进行第3加热处理。
2.一种半导体装置的制造方法，所述半导体装置具有搭载于基板上、通过接合线与前述基板连接的第I芯片和叠层于前述第I芯片上地搭载于前述基板上、比前述第I芯片大的第2芯片，该半导体装置的制造方法的特征在于包括以下工序: 在前述第2芯片的与前述第I芯片的粘接面的与形成有前述接合线的部分相对应的部分涂敷绝缘层； 在前述第2芯片的前述粘接面形成粘接层； 使前述基板与前述第2芯片相贴合。
3.根据权利要求2所述的 半导体装置的制造方法，其特征在于: 前述绝缘层采用喷墨法进行涂敷。
4.根据权利要求2或3所述的半导体装置的制造方法，其特征在于: 在涂敷了前述绝缘层之后且在贴付前述粘接层之前进行第I加热处理； 在贴付了前述粘接层之后且在使前述第2芯片贴合之前进行第2加热处理。
5.一种半导体装置，其特征在于，具有: 第I芯片，其搭载于基板上，通过多条接合线与前述基板连接， 第2芯片，其叠层于前述第I芯片上地搭载于前述基板上，比前述第I芯片大； 该半导体装置通过以下工序而制造: 在前述第2芯片的与前述第I芯片的粘接面的与形成有前述接合线的部分相对应的部分涂敷绝缘层， 在前述第2芯片的前述粘接面贴付粘接层， 使前述第I芯片与前述第2芯片相贴合。
6.一种存储装置，其特征在于，具有: 第I芯片，其搭载于基板上，通过多条接合线与前述基板连接， 第2芯片，其叠层于前述第I芯片上地搭载于前述基板上，比前述第I芯片大； 该存储装置通过以下工序而制造: 在前述第I芯片采用存储器， 在前述第2芯片采用用于对前述存储器进行控制的控制器， 在前述第2芯片的与前述第I芯片的粘接面的与形成有前述接合线的部分相对应的部分涂敷绝缘层， 在前述第2芯片的前述粘接面贴付粘接层，使前述第I芯片 与前述第2芯片相贴合。
全文摘要
本发明涉及存储装置、半导体装置及其制造方法。提供制造成本低廉的存储装置、半导体装置及其制造方法。半导体装置具有搭载于基板上、通过接合线与基板连接的第1芯片和叠层于第1芯片上地搭载于基板上、比前述第1芯片大的第2芯片。在第2芯片的与第1芯片的粘接面的与形成有接合线的部分相对应的部分涂敷绝缘层，在第2芯片的粘接面形成粘接层，并使基板与第2芯片相贴合。
文档编号H01L23/00GK103094220SQ20121031337
公开日2013年5月8日 申请日期2012年8月29日 优先权日2011年10月28日
发明者种泰雄, 井本孝志, 川户雅敏, 宫下浩一, 安藤善康, 谷本亮 申请人:株式会社 东芝