专利名称：一种mos型功率半导体器件的制作方法
技术领域：
本发明属于半导体功率器件技术领域，涉及MOS型半导体功率器件结构。
背景技术：
在半导体功率器件的设计中，器件的结构设计至关重要。合理的器件结构设计可以有效的弥补材料缺陷、寄生效应等对器件性能的影响，避免局部热电和_■次击穿的出现，从而防止器件失效、延长使用寿命、提高器件的可靠性。相反，不合理的器件结构设计将严重制约着器件的可靠性。随着集成度的增加和工艺线宽的减小，热电效应对功率器件造成的失效越加凸显。对于金属-氧化物-半导体(MOS)型功率器件，寄生晶体管开启导致二次击穿为器件失效的重要机理，并且，沟道越短，二次击穿越容易发生。以N沟道LDMOS器件为例，如图I 所示，其中I、2分别是器件的源端N型杂质重掺杂区(N+源区)和P型杂质重掺杂区(P+接触区)，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区(N+漏区)，6、7和8分别是N型轻掺杂漂移区、P型衬底和P型阱区，T是寄生晶体管，R是寄生电阻。为了改善衬偏效应和防止寄生晶体管导通，传统的nLDMOS结构将P阱通过高掺杂P区(P+接触区2)引出与源极金属短接，且N+源区I和P+接触区2通常并排位于P型阱区8中并呈平行于多晶硅栅极3的条状结构。当器件发生雪崩倍增时，大量空穴流经源端N+区下方的P阱区，进入P+接触区。由于寄生电阻的存在，源端N+区的电位低于下方P阱处的电位。当两处电位差超过PN结导通电压时，PN结正向导通，寄生晶体管开启。寄生晶体管的击穿电压Vceq远小于nLDMOS雪崩击穿电压VBK，因而出现负阻效应，器件发生二次击穿而破坏性失效。寄生晶体管开启现象在MOS管导通时更加容易发生，严重缩小了器件安全工作区，降低了器件的可靠性。为了防止寄生晶体管开启导致器件发生二次击穿，器件设计人员通常对源端N+区下方的P型阱区做P型杂质补充注入，形成P-body区，如图2中9所示。由于P_body掺杂浓度较高，所以寄生电阻R较小，这样可以加大寄生晶体管开启的难度。上述热电效应对功率器件造成的失效不仅发生在LDMOS器件中，对于VDMOS、IGBT等器件，同样具有上述现象。尽管器件设计者通过引入P-body区加大了寄生晶体管导通的难度，有效的降低了器件发生二次击穿的可能性，但仍存在明显的不足。首先，寄生晶体管依然存在，当功率器件发生雪崩倍增或ESD放电产生大量空穴时，注入P型阱区的空穴电流足够大，寄生晶体管依然会开启形成二次击穿，导致器件破坏性失效，器件的可靠性受到很大的制约；再者，P-body区的引入增加了器件制造工艺程序，有时还要专门增加一道掩膜版，增加了制造成本。
发明内容
本发明要解决的技术问题在于，针对MOS型功率半导体器件在发生雪崩倍增或ESD放电等情况下触发寄生晶体管开启发生二次击穿，致使功率器件破坏性失效，使用寿命减小、可靠性降低的问题，提供一种高可靠的功率半导体器件结构。本发明能大大减小MOS型功率器件寄生晶体管的开启几率，从而有效的防止了器件二次击穿的发生，扩大了器件安全工作区，提高了器件的可靠性。本发明的技术方案是一种MOS型功率半导体器件，包括阴极结构(本领域技术人员应当知道，因为约定俗成的原因，功率半导体器件使用时的低电位端，有的被称为阴极，也有的被称为源极，在本发明中姑且统一称之为阴极)；如图3至5所示，所述阴极结构包括P型阱区8和位于P型阱区8中的N型杂质重掺杂区I和P型杂质重掺杂区2 ;所述N型杂质重掺杂区I和P型杂质重掺杂区2在P型阱区8中沿整个器件的宽度方向(即平行于器件多晶硅栅极3的方向)呈交替间隔分布，且N型杂质重掺杂区I和P型杂质重掺杂区2表面均与阴极金属相接触。在本发明所述的高可靠功率半导体器件中，所述具有MOS型结构的功率器件包括 N型沟道和P型沟道的LDM0S、VDM0S、IGBT和LIGBT等具有MOS型结构的栅控器件。其中P型阱区8任意两个相邻的N型杂质重掺杂区I和P型杂质重掺杂区2的宽度可以相同，也可以不相同。整个器件可采用采用硅、碳化硅、氮化镓或砷化镓半导体材料制成，或采用绝缘层上半导体材料制成。本发明提供的MOS型功率半导体器件，与常规MOS型功率半导体器件唯一不同点是，P型阱区引出与金属电极形成欧姆接触的P型杂质重掺杂区2和N型杂质重掺杂区I的结构不同。常规MOS型功率半导体器件的P型杂质重掺杂区2和N型杂质重掺杂区I在P型阱区8中呈平行于器件宽度方向的条状结构，而本发明提供的MOS型功率半导体器件的P型杂质重掺杂区2和N型杂质重掺杂区I在P型阱区8中不再是平行于器件宽度方向的条状结构，而是沿器件宽度方向二者呈交替间隔分布。为了使本发明技术更加清楚明白，现以nLDMOS结构对本发明进行详细阐述。运用本发明的nLDMOS结构如图3所示，其中1、2分别是器件的源端N型杂质重掺杂区(以下简称N+源区)和P型杂质重掺杂区(以下简称P+接触区)，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区，6、7和8分别是N型轻掺杂漂移区、P型衬底和P型阱区。当器件发生雪崩倍增或ESD放电等产生大量空穴时，由于本发明源端P+接触区与沟道反型区直接接触，绝大多数空穴直接从沟道反型区直接进入P+接触区，然后从电极流出，只有极少数空穴可以流经N+源区下方的P阱区，再进入P+接触区。相比于传统的nLDMOS结构，一方面，通过改变空穴电流的路径，使空穴电流避开了 N+源区下面的P型阱区，直接进入P+接触区，避免了寄生晶体管的开启；另一方面，可以通过设计N+源区、P+接触区的宽度，使N+源区下端的P型阱区到P+接触区的空穴路径远小于传统nLDMOS结构的路径，这样寄生电阻R远小于传统nLDMOS结构的寄生电阻，加上只有极少数空穴流经此路径，寄生晶体管导通的概率大大降低。因此本发明大大降低了 nLDMOS发生二次击穿的可能性，扩大了器件的安全工作区，提高了器件的可靠性。同时，由于N+源区与栅电极重叠面积减小，寄生栅源电容也减小了。除此之外，本发明提供的MOS型功率半导体器件在制造过程中完全不用更改、增加任何工艺步骤，只需改动N+源区、P+接触区的注入掩膜版，即可赢得器件可靠性的巨大改善，简单易行。由以上分析，此结构同样适用了 P型沟道器件。综上所述，本发明产生的有益效果为
本发明将常规MOS型功率半导体器件中并排位于P型阱区内沿器件宽度方向呈条状结构的P型杂质重掺杂区2和N型杂质重掺杂区I改变成沿器件宽度方向呈交替间隔分布。由于P型杂质重掺杂区2与沟道反型区直接接触，当器件发生雪崩击穿等产生大量空穴时，绝大多数空穴从沟道反型区直接进入P型杂质重掺杂区2，大大减小了寄生晶体管的开启几率，从而有效的防止了器件二次击穿的发生，扩大了器件安全工作区，提高了器件的可靠性。同时，由于N型杂质重掺杂区I与栅电极重叠面积减小，寄生栅源电容相比传统结构减少约二分之一。最后，本发明提供的MOS型功率半导体器件在制造过程中完全不用更改、增加任何工艺步骤，只需改动P型杂质重掺杂区2和N型杂质重掺杂区I的注入掩膜版，即可赢得器件可靠性的巨大改善，简单易行。本发明所提供的高可靠的功率半导体器件结构可用于N型沟道和P型沟道的LDM0S、VDM0S、IGBT、LIGBT等具有MOS型结构的功率器件结 构中。
图I是传统的nLDMOS结构。图2是传统弓丨入P-body区的nLDMOS结构。图3是运用本发明的nLDMOS结构。图4是运用本发明的VDMOS结构。图5是运用本发明的LIGBT结构。
具体实施例方式为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。本发明提供的MOS型功率半导体器件，改变了传统MOS型功率器件阴极结构中与阴极金属接触的P型杂质重掺杂区2和N型杂质重掺杂区I的结构。将常规MOS型功率半导体器件中并排位于P型阱区内沿器件宽度方向呈条状结构的P型杂质重掺杂区2和N型杂质重掺杂区I改变成沿器件宽度方向呈交替间隔分布。本发明通过改变P型杂质重掺杂区2和N型杂质重掺杂区I的结构进而改变了空穴电流的路径，大大降低了器件中寄生晶体管开启导致器件二次击穿的概率，扩大了器件的安全工作区，提高了器件可靠性，且使栅源电容减小约一半。此外本发明提供的MOS型功率半导体器件在制造过程中无需更改、增加任何工艺步骤，只需改动P型杂质重掺杂区2和N型杂质重掺杂区I的注入掩膜版，即可赢得器件可靠性的巨大改善，简单易行。本发明可用于N型沟道和P型沟道的LDMOS、VDMOS, IGBT等具有MOS型结构的功率器件中，以N型沟道器件为例，如图3 5所示。图I给出了传统的nLDMOS结构，其中1、2分别是器件的源端N型杂质重掺杂区和P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区，6、7和8分别是N型轻掺杂漂移区、P型衬底和P型阱区，T是寄生晶体管，R是寄生电阻。图2给出了在源端N+区下方引入P-body区的nLDMOS结构，其中9是P-body区。对于这两种传统的结构，P+区远离沟道反型区，当器件发生雪崩击穿或ESD放电等产生大量空穴时，空穴流经寄生电阻R，促使寄生晶体管导通导致器件发生二次击穿，器件破坏性失效。这严重影响了器件的可靠性，为器件的工作带来了隐患，且这种影响将随着沟道长度的缩短越加凸显，严重影响了功率器件向小尺寸方向发展。图3给出了运用本发明的nLDMOS结构。其中1、2分别是器件的源端N型杂质重掺杂区和P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区，
6、7和8分别是N型轻掺杂漂移区、P型衬底和P型阱区。此结构采用多个N+源区和P+接触区相互间隔且与栅电极垂直的排列方式。由于P+接触区与沟道反型区直接接触，当器件发生雪崩击穿或ESD放电等产生大量空穴时，绝大多数空穴直接从沟道反型区进入P+接触区，避免了流经寄生电阻R，从而大大降低了寄生晶体管导通导致器件二次击穿的概率。因此扩大了器件的安全工作区、提高了器件的可靠性。同时，由于源端N+区与栅电极的接触面积减小了约二分之一，也使栅源电容减小约二分之一。图4给出了运用本发明的N型沟道VDMOS结构。其中1、2分别是器件的源端N型 杂质重掺杂区和P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区，8和10分别是P型阱区和N型轻掺杂区。图5给出了运用本发明的N型沟道LIGBT结构。其中1、2分别是器件的发射极N型杂质重掺杂区和P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，6和8分别是N型轻掺杂区和P型阱区，11是集电极P型杂质重掺杂区。运用本发明所述的高可靠功率半导体器件，所述的器件源端与金属电极接触的N+区I和P+区2宽度可相同或者不同；同时，所述具有MOS型结构的功率器件，可在硅材料、绝缘体上娃制成。综上所述，本发明提供了一种高可靠的半导体功率器件结构，其大大降低了 MOS型功率器件寄生晶体管开启导致器件发生二次击穿的几率。相比传统的器件结构，采用此结构的功率器件具有较大的安全工作区，较小的栅源寄生电容，较高的可靠性。本发明可用于N型沟道和P型沟道的LDMOS、VDMOS, IGBT等具有MOS型结构的功率器件中。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种MOS型功率半导体器件，包括阴极结构；所述阴极结构包括P型阱区(8)和位于P型阱区(8)中的N型杂质重掺杂区(I)和P型杂质重掺杂区(2);其特征在于，所述N型杂质重掺杂区(I)和P型杂质重掺杂区(2)在P型阱区(8)中沿整个器件的宽度方向呈交替间隔分布，且N型杂质重掺杂区(I)和P型杂质重掺杂区(2)表面均与阴极金属相接触。
2.根据权利要求I所述的MOS型功率半导体器件，其特征在于，所述P型阱区(8)任意两个相邻的N型杂质重掺杂区(I)和P型杂质重掺杂区(2 )的宽度相同。
3.根据权利要求I所述的MOS型功率半导体器件，其特征在于，所述P型阱区(8)任意两个相邻的N型杂质重掺杂区(I)和P型杂质重掺杂区(2 )的宽度不相同。
4.根据权利要求I所述的MOS型功率半导体器件，其特征在于，所述MOS型功率半导体器件为MOS型栅控器件，包括N沟道或P沟道的LDMOS、VDMOS、IGBT和LIGBT。
5.根据权利要求I所述的MOS型功率半导体器件，其特征在于，所述MOS型功率半导体器件采用硅、碳化硅、氮化镓或砷化镓半导体材料制成，或采用绝缘层上半导体材料制成。
全文摘要
一种MOS型功率半导体器件，属于半导体功率器件技术领域。本发明将常规MOS型功率半导体器件中并排位于P型阱区内沿器件宽度方向呈条状结构的P型杂质重掺杂区2和N型杂质重掺杂区1改变成沿器件宽度方向呈交替间隔分布。本发明能够大大减小寄生晶体管的开启几率，从而有效的防止器件二次击穿的发生，扩大器件安全工作区，提高器件的可靠性。同时，本发明寄生栅源电容相比传统结构减少约二分之一。最后，本发明在制造过程中只需改动P型杂质重掺杂区2和N型杂质重掺杂区1的注入掩膜版，即可赢得器件可靠性的巨大改善，简单易行。
文档编号H01L29/06GK102832249SQ201210333289
公开日2012年12月19日 申请日期2012年9月11日 优先权日2012年9月11日
发明者乔明, 何逸涛, 温恒娟, 向凡, 周锌, 吴文杰, 张波 申请人:电子科技大学